JPS63314657A

JPS63314657A - コンピユータ装置および印刷回路板カード

Info

Publication number: JPS63314657A
Application number: JP63058148A
Authority: JP
Inventors: ジヨナサン・フイツチ; ロナルド・ホツヒスプラング
Original assignee: Apple Computer Inc
Current assignee: Apple Inc
Priority date: 1987-03-13
Filing date: 1988-03-11
Publication date: 1988-12-22
Also published as: AU640850B2; FR2612314B1; AU1035492A; AU616171B2; CN88101358A; IL85518A0; KR950014182B1; DE3808193A1; FR2612314A1; AU1276988A; CN1017007B; KR880011668A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は全体として、母板（主回路基板）上に拡張スロ
ットを有するコンピュータ装置に関するものであり、更
に詳しくいえば、そのようなスロットと、バスに接続さ
れているそれらのスロットの中に挿入される印刷回路板
カードとを含み、コンピュータ中のアドレス空間り空間
の一部がスロットのために留保されているようなパーソ
ナルコンピュータに関するものである。

〔従来の技術〕

拡張スロットを有するコンピュータ装置は良く知られて
いる。たとえば、アップル（Ａｐｐｌ・）ＩＩ・は、拡
張スロットを有し、スロットのためにメモリが留保され
るような周知のパーソナルコンビエータである。しかし
、そのコンピュータのカードのメモリは、まずアドレス
を呈示してアクセスするのではなくて、マイクロプロセ
ッサが呼出しているアドレスがその周辺カードの留保さ
れているメモリ中のどこかにあるかをスロット中のカー
ドに知らせるスロット中の特定のビンを（アドレスとと
もに）選択することによりアクセスされる。

更に、それらの装置におけるカードのための記は空間の
留保は比紋的小さい（たとえば１６バイトまたは２５６
バイト）。すなわち、カードのアドレス空間がアドレス
されている時を示すためにはアドレス自体は通常は単独
では用いられない。それらの；ンピエータ装置の一般的
な性質についての種々の文献を当業者は入手できる。九
とえば、ザ・アップル・ツー會レファレンス・マニュア
／Ｉ／（ＴｈｅＡｐｐｌｅ　ｕ　Ｒ＠ｆｅｒｅｎｃｅ　
Ｍａｎｕａｌ）、アップ＃　−：Ｉ　ｙピユータ（Ａｐ
ｐｌｅ　Ｃｏｍｐｔｓｔ＠ｒ）（１９８１）；　　７Ｃ
１ム・チップス・ツー・システムズ（Ｆｒｏｍ　Ｃｈｉ
ｐｓ　ｔ。

Ｓｙｓｔｅｍｓ　）　：　７ン中イントロダクシヨンΦ
ツー・マイクはプロセッサＳＡｎ　　ＩＩ＆ｔｒｏｄｔ
＊ｅｔｌｏｎ　ｔ。

Ｍｌｅｒｏｐｒｏｅｅｓｓｏｒｓ　）ロドネイ・ザクス
、シペツクスインコーボレーテツド（Ｒｏｄｍａｙ　Ｚ
ａｋｓ、　８ｙ−ｂｅｘ、Ｉｎｅ、）、１９８１；アン
・インド四ダクシ目ン・ツー・マイク党コンピュータ（
Ａｎ　ＩｍｔｒｏｄｉＩｅｔｉｏｌｔｏ　Ｍｉｃｒｏｃ
ｏｍｐｕｔｅｒ）、アダム会オズボーン曇アンド・アゾ
シエーツ（Ａｄａｍ　Ｏ＠ｂｏｒｎ＠ａｎｄ　Ａｓ１−
６ｃｌａｔｅｓ）、１９７５；ザ・アップルＩ［１１サ
ーキツト・デスクリプジョン（Ｔｈｅ　Ａｐｐｌｅ　Ｉ
　Ｃ１ｒｅ１１１ｔＤｅｓｅｒｌｐｔｌｏｎ　）、フィ
ンストン・ゲイツー（Ｗｉ　ｍ　−畠ｔ６ｎ　ｃａｙｌ
ｅｒ）、ハワード書タフリエー争すムズ争アンド９カン
パニー・インコーホレーテッド（Ｈ−ｏｖａｒｄ　Ｗ、
５ｍｍ５＋　＆　Ｃｏ、、Ｉｎｅ、）（１９８３）を参
照されため。

更に詳しくいえば、本発明はほぼＮｕＢｕｓ仕様に従う
システムバスを用いるコンピュータ装置に関するもので
ある。それらの仕様はプロトコル（たとえば、論理規格
、電気的規格、および物塩的規格）と、公平な仲裁機構
を一般的に構成する同期（１０ＭＨｚ　）、多重化され
たマルチマスタバスの全体的な規格について記述してい
る。ＮｕＢｕｓは米国のマサチューセッツ工科大学に起
源を有する。　Ｎ＠Ｂｕｓはその後に改訂され、テキサ
ス会インスツルメンツ社（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍ
ｅｎｔｓ、Ｉｎｓ、）のある出版物（テキサス・インス
ツルメンツ出版物ナンバー２２４２８２５−０００１お
よびテキサス・インスツルメンツ出版物ナンバー２５３
７１７１−０００１を含む）。最近、インステイチェー
ト・オブ・、エレクトリカル９アンド・エレクト四ニッ
ク・エンジニャース（Ｉｎｓｔｉｔｕｔｅ　ｏｆ　Ｅｌ
ｅｅｔｒｌｃａｌ　ａｎｄ１１＊ｅｔｒｏｎｉｅ　）ｉ
＋ａｇｌ＋ａ＠ｅｒｓ　）　（ＩＥＥＥ）の委員会が、
はぼＮｕＢｕｓ　Ａスであるシステムバスについての仕
様をＩＥＥ）Ｊｌ格として提案し九。もつとも、そのシ
ステムバスの仕様は、テキサス拳インスツルメンツ社に
より出版された仕様から修正されている。

提案されたＩＥＫＥバスはＩＥＫＫ　１１９６バスと呼
ばレテイル。Ｉ）Ｊｌ　１１９６バスについての提案さ
れた仕様の写しくドラフト２．０）は、参照を必要とす
る当業者のためにこの明細書くよシ得られる。

ＩＥＥｌ　１１９６／（スハ、テキサス・インスツルメ
ンツの出版物にお−て最初に指定されたものである。

ＮｕＢｕｓシステムにおりては、２３！種類のアドレス
を発生できるＣＰＵへ結合できる３２ビットアドレスバ
スがあるから、４ギガバイトの物理メモリアドレス空間
が存在する。それの最も簡単な形態においては、ＮｕＢ
ｕｉアーキテクチャ−を用いるコンピュータは本質的に
はスロットを有する主回路基板である。そのスロットの
中には、マイクロプロセッサと、メモリと、マイクロプ
ロセッサに一般的に関連するその他の回路とを有するカ
ード（モジュールと呼ばれることもある）が挿入される
。実際に、各カード自体は、ＮｕＢｕｓに接続されてい
る別のスロット中の他ＯカードとＮｔｓＢｕｓを介して
通信するマイク皇コンピュータとすることができる。し
たがって、たとえば、ＮｔＩＢｕｓシステムは、ＣＰＵ
Ｃ中央処理裏置）装、マイクロプロセッサと、メモリ制
御装置と、ランダムアクセスメモＩＪ（ＲＡＭ）および
読出し専用メモリ（ＲＯＭ）の態様のメモリと、カード
上のマイクロプロセッサがカード上のＲＯＭ　ｔ−読出
すことおよびカード上のＲＡＭＫ対する読出しおよび書
込みを行えるようにするカード上のバスとを含むことが
できる。また、カードに入力／出力（Ｉｌｏ）回路を含
ませることができる。そのＩ１０回路によ）カードはカ
ード上の端子を介して、ディスク駆動装置、プリンタ、
ビデオ装置のような周辺装置およびその他の周辺装置を
含めて、装置の残９０部分と通信できる。

カードの縁部には、スロット中の端子と組合わされて電
気的接続を行うように構成されたビンの態様の電気的端
子を含む。マイクロプロセッサを有するそのようなカー
ドは、ＮｕＢｕｍ　）ランザクジョンを開始するために
める信号を実行することによＦ）　ＮｕＢｕｍ　Ｏバス
を統御でき、それによυ主回路基板上のＮｘＢｍｍを介
して情報の転送と受信を行う。

したがって、そのカードは情報を他のカード上に配置さ
れているメモリにＮｕＢｕｍを介して書込み（トランザ
クション）、その情報をＮｕＢｕｓを介して読出すこと
（別のトランザクション）ができる。

ＮｕＢｕｍシステムにおいては、各スロットに対してメ
モリが留保される。ＮｕＢ１ｕシステムにおいては、１
６ｉｔでのスロットが存在し得る。それらのスロットは
、全部で４ギガバイトのＮｕＢｕｓアドレス空間の上側
のＩＡ６の記憶空間にそれらのスロットは割当てられる
。その上側の１６番目は２５６ギガバイトの記憶空間で
あ〕、それぞれ１６メガバイトの１６の領域に分割され
る。それらの領域は、各スロットに異なる数を生ずるス
ロット識別番号を基にして１６個の可能なＮｔＩＢｕ１
カードスロットヘマツプされ、スロット中のカードが異
なる識別番号を「読取って」、カードが挿入されている
スロットのスロット番号を決定できるようにする。ＩＥ
ＥＥ　１１９６バスの提案されている仕様の３０〜３２
ページを参照されたい。このようにして、各カードは１
６メガバイトの「スロット空間」をとる。従来のＮｕＢ
ｍｓシステムにおりては、カード上の装置によシカード
の「スロット空間」が留保される。それは（カードがあ
る）ス田ットの異なる番号（１６進法で表されている）
を、ＮｕＢｕｓ　／Ｚスに現われるアドレスの最上位の
１つ下位の１６進数（第２のＭＳＨＤ）に一致させる。

その時にはアドレスの最上位の１６進数は＄Ｆである。

このようにして、装置はＭＳＨＤが＄Ｆに等しい時を決
定し、それからスロット番号（スロット識別番号）が第
２のＭＳＨＤに一致するかどうかを決定する。一致が存
在するものとすると、装置はカードをアドレスすること
を許す。もちろん、カードによる実際の比較は２進数で
行われるが、説明のためには比較が１６進数で行われる
かのように考える方が容易である。

〔発明が解決しようとする課題〕

大部分のメモリアドレス空間は留保されないから、この
ＮｕＢｍｓシステムはかなりの融通性を持っている。更
に、スロットのために留保されている見かけ上大きい（
１６メガバイトの）スロット（スロット空間）はかなり
多くのデータを格納で龜る（この明細書においては、デ
ータという用語をコンピュータプログラムを含むものと
して用いる）。しかし、融通性があｔｐ高いと、同じ母
板（マザーボード）上で使用できるカードの間の不適合
を助長することになる。すなわち、この融通性によ？）
、　ＮｍＢｕｓシステムに残っているアドレス空間のほ
とんどを留保するカードを設計するととができるように
なる。そのカードは、同じ記憶空間の一部を使用するた
めに開発された別のカードと競合する。もちろん、記憶
空間の菫なυ合いを阻止する装置を構成するためにスイ
ッチとジャンパーケーブルを利用できるが、そのような
解決の仕方は、カードをスロットに挿入するだけでそれ
以上側の操作も必要としないコンピュータ装置を好む人
のような、コンピュータを初めて操作する人を驚かせる
傾向があることを含めて、多くの面でやっかいである。

本発明は、全メモリアドレス空間の１／１６をＮｕＢｕ
ｓシステムの各スロットに自動的（割当てることによシ
、それらの課題を解決するものである。

したがって、本発明の目的はそれ自体で成立し、依然と
して融通性に富むが、その融通性のためにこの装置を使
用する人に面倒をかけることがないような装置を得るこ
とである。本発明の別の目的は各カードの記憶空間を増
大させたためにコンピュータの性能をはるかに高くでき
るようにする主回路基板（母板）を得ることである。本
発明の更に別の目的は、記憶空間を自動的に構成し、各
カードに留保される記憶空間を増大させる印刷回路基板
カード（モジュール）を得ることである。

〔課題を解決するための手段〕

本発明は、ＮｕＢｕｓバスに結合された拡張ネロットを
有するコンピュータ装置を含み、それらのスロットの記
憶空間は増大され、拡張スロットに挿入されているカー
ド（モジュール）上のメモリのためにその記憶空間が留
保され、スロット番号を識別する異表る番号をスロット
中の任意のカードに異なる信号を介して与える異なる識
別線手段を用いるととくよシ、拡張された記憶空間を留
保するよう表コンピュータ装置を含む。更に、本発明は
、異なる識別線手段によｐ与えられた異なる信号を受け
るために結合された復号器手段を有するカードを提供す
るものである。異なる信号により与えられた異なる番号
を復号器手段がＮｕ　Ｂｕｓに現われるアドレスと比較
する。その比較の結果として、スロット中のカードのた
め第２５６メガバイトの記憶空間が留保される。スロッ
ト番号がＸである場合には、記憶空間は５ｘｏｏｏ　　
ｏｏｏｏ〜＄ＸＦＦＦ　ＦＦＦＦの範囲である。

１６進法で表されている異なる番号がアドレス中の最上
位の１６進数に等しいかどうかを判定するために、復号
器手段は異なる番号を、ＮｔｚＢｔＩ−のバスに現われ
るアドレスの最上位の１６進数と比較する。その比較は
もちろん２進数で行われるが、説明のためには、その比
較が１６進数で行われると考える方が容易である。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

本発明を完全に理解できるようにするために、以下の説
明においては、回路、ブロック図、記憶場所、論理値等
のような特定の事項の詳細について数多く述べである。

しかし、そのような特定の詳細事項なしに本発明を実施
できることが当業者には明らかであろう。その他の場合
には、本発明を不必要に詳しく説明して本発明をあいま
りにしないようにするために、周知の部品およびサブシ
ステムについては詳しく説明し々い。

第１図は本発明のコンピュータ装置の全体的な構造を示
す。このコンピュータ装置は中央処理装置（ＣＰＵ）１
を含む。このＣＰＵ１は通常はマイク四プロセッサで構
成され、メモリ２に対してデータの書込みと読出しを行
えるように、メモリ２へ結合される。記憶場所のアドレ
スをプロセッサバス５゛を介して与えるためにＣＰＵｊ
はメモリ２へ結合される。プロセッサバス５はアドレス
バストシて機能し、ＣＰＵ１からアドレスをメモリ２へ
与える。アドレスされた記憶場所からのデータ（コンピ
ュータプログラム命令を含む）はメモリ２により、双方
向データバスとして機能するプロセッサバス６へ与えら
れる。プロセッサバス５を介して与えられるアドレス信
号に従ってメモリ２中の記憶場所をアドレスするアドレ
スをプロセッサバス５を介してまず与え、次にデータを
プロセッサバス６を介してメモリ２へ与えることにより
メモリに書込むことによってＣＰＵＩはメモリ２に書込
むことができる。周知のように、プロセッサバス５を介
して伝えることができるＣＰＵ１からのある信号が、Ｃ
ＰＵＩがメモリ２へ書込んでいるか、またはメモリ２か
ら読出しているかを示す。プロセッサバス５は３２ビツ
トのアドレスバスであるから、アドレス信号を与える３
２本のアドレス線を含む。

プロセッサバス５は、ＣＰＵ１が（メモリから）ｉ５！
出しているか、（メモリへ）８込んでいるかを示す制御
信号（たとえば、Ｒ，’Ｗ　（読出し／Ｓ込み）および
チップ選択）と、使用されている特定のマイクロプロセ
ッサの念めの制御信号およびタイミング信号（たとえば
、列アドレスストローブおよヒ行アドレスストローブ）
を含めた他の関連する制御信号を含むが、それらの制御
信号は周知のものであるから、それについてはここでは
詳しくは説明しない。周知のように、プロセッサバス６
は３２ビツトデー′タバス（したがって、データ信号を
伝える３２本のデータ線）と、データバスに典型的に含
まれる、使用される特定のマイクロプロセッサのための
関連する制御信号を含む（たとえば、書込み可能化信号
等）。本発明のＣＰＵ１は、場所５ｏｏｏｏ　　ｏｏｏ
ｏから場所＄ＦＦＦＦ　ＦＦ）’Ｆ（ドル記号は１６進
数の記法を示す）の範囲の２Ｊ！種類のアドレスを発生
するためのアドレス発生手段を含む。そのアドレス発生
手段は典型的にはフロセッサバス５へ結合され、マイク
ロプロセッサ６８０２０　（モトローラ（Ｍｏｔｏｒｏ
ｌｍ））および８０３８６　（インテル（Ｉｎｔｅｌ）
）のようなＣＰＵＩの一部である。

本発明のコンピュータ装置は入力回路と出力回路も含む
。それらの入力回路と出力回路は、従来良く知られてい
るように、コンピュータがデータを周辺装置から受け、
データを周辺装置へ与えるタメニコンピュータをインタ
ーフェイスするために用いられる。それらの回路の詳細
は良く知られている。入力／出力Ｃｌ１０）回路Ｔが相
互接続バス１３と、プロセッサバス６および３を介して
ＣＰＵＩとメモリ２へ接続される。ディスクドライブ、
プリンタ、モデム、ビデオ表示器のような周・辺装置お
よびコンピュータ装置に用いられるその他の周辺装置を
アクセスするためにＩ１０回路７を使用できる。第１図
に示すように、Ｉ１０回路７とディスクドライブ８の間
に示されている相互接続バスによりディスクドライブ８
はＩ１０回路へ接続される。メモリへデータを与え、メ
モリとＣＰＵ１からデータを受けるためにＩ１０回路７
はプロセッサバス６を介してメモリ２へ結合される。プ
ロセッサバス３によりＣＰＵＩはＩ１０回路ＴＫ：取付
けられている周辺装置をアドレスでき、かつＩ１０回路
回路メモリ２をアドレスできる。データと制御信号をＣ
ＰＵ１から受けるためにＩ１０回路回路ＣＰＵ１へも結
合される。このようにして、ディスクドライブ８のよう
な周辺装置が（グログツムを含む）データをＣＰＵ１お
よびメモリ２と交換できるとともに、任意のカードと、
第１図に示されているコンピュータ装置においては異な
る番号＄９を有するスロット２９のようなＮｕＢｕａ　
ｌ　Ｇへ結合されているスロットとデータを交換する。

典型的なトランザクションにおいては、ＣＰＵ１はアド
レスをバス５を介して与える。バス５に結合されている
メモリ２はアドレスを受け、バスに与えられたアドレス
に従ってアドレスされた記憶場所を基にしである値をバ
ス６を介して与える。

メモリ２からのデータはプロセッサバス６を介してＣＰ
Ｕ１へ与えられる。メモリ２は典型的にはＲＡＭを含み
、かつＲＯ，Ｍを含むこともできる。プロセッサバス６
はインターフェイス９と相互接続ハス１１．１２を介し
てＮｔｌＢｔｌｓ　１Ｑへ結合される。

第１図に示されている；ンビエータ装置は６個の「拡張
」スロットを含む、それらのスロットは印刷回路基板カ
ードを受け、第１図と第１４図にそれぞれ示されている
カードｓ　ｏ　：　ｓｏａのようなカード上の回路に電
気的接続を行うように構成されている。こｏ’：ｓンピ
ュータ装置はスロット２８゜３Ｇ、３１．３２，３３．
３４を含む。それらの各スロットは母板上の別のシステ
ムバス１０へ結合すれる。すなわち、スロット２３は相
互接続バス１９を介してＮｕＢｗｓ　１Ｑへ結合される
。各スロットには端子が設けられる。各端子は相互接続
バスを介してＮｔＩＢｕｍ　１０　Ｏ特定の信号線へ電
気的に結合される。したがって、各スロット２９．３Ｇ
、３１゜３２．３３，３４には１組の端子が組合わされ
、それらの端子はＮｕＢｕｓ　１０へ結合される。本発
明のカードは、スロットのそれぞれの端子へ電気的接続
を行うことによシ、カード上の部品がＮｕＢｕｓバス１
０の全ての信号を受けることができるようにするために
構成されている端子５１を含む。

スロット２９．３Ｇ、３１．３２，３３．３４の１つに
挿入されているカードはＮｕＢｕｓインターフェイス９
を介してメモリと通信でき、ＣＰＵ１はＮｘＢ１１Ｂイ
ンターフエイス９を介してカード上の任意のメモリと通
信できる。たとえば、ＮｕＢｖｓインターフェイス９は
スロット中のカード上のメモリのためのアドレスをＣＰ
Ｕ１からバス２５を介して受け、それらのアドレスを相
互接続バス１１を介してＮｕＢｕｍ　ｉ　Ｏへ与える。

インターフェイス９はプロセッサバス５（バス２５を介
して）と６ｉＣＰＵ１とカード上の任意のＣＰＵ（カー
ド上のメモリから読出し、そのメモリへ書込むためにＮ
ｍＢｕｓバスを制御することを求めることができる）こ
の間に割当て、かつそれらのプロセッサバスを同期させ
る。

同様に、メモリ２のためのアドレスをインターフェイス
８はカード（「ＮｕＢｔＩｇ装置」）上のＣＰＵからＮ
ｕＢｕｓ　１０と相互接続バス１１を介して受ける。

プロセッサバスへの同期がとられ、（アドレスを発生し
た）　ＮｕＢｔｉｉ装置が（アドレス信号をバス２５を
介してプロセッサアドレスバス５に置くことによシ）プ
ロセッサバスの制御を行うことができると判定された後
で、メモリ２へ結合されているバス２５ヘインターフエ
イス９はアドレス信号を与える。メモリ２はアドレスさ
れた記憶場所からのデータに応答する。そのデータは、
インターフェイス９へ結合されているプロセッサバス６
に置かれる。そうするとインターフェイス９はそのデー
タをＮＩＩＢｍｓ　１　Ｇを介してＮｗＢｔ！嘉装置へ
各装置。

第１図に示されているコンピュータ装置は、主回路基板
上のＣＰＵ１のプロセッサバスをＮｕＢｕｓバスとして
使用できない場合に、主回路基板上のコンピュータ装置
のための拡張バスとしてＮｕＢｕｉ　ハスを用いる。し
たがって、ＮｗＢｔｘｓ　１０へ結合されているスロッ
トにより、たとえば付加メモリまたは付加プロセッサカ
ードをコンピュータ装置が含むためにコンビエータ装置
を拡張させることができる。しかし、主回路基板上Ｋ　
ＣＰＵが無く、かつメモリが無い場合に、ＮｕＢｕｓア
ーキテクチャに本発明を利用することが可能である。そ
のような装置を第１３図に示す。

次に第１３図について説明する。第１３図は、ＮｍＢｕ
ｓバス１２０へおのおの結合されるスロットを含む主回
路基板上のＮｕＢｔｕバス１２０を用いる１コンビエー
タ装置のための本発明の一般的な例を示すものである。

第１３図に示すように、そのコンピュータ装置の主回路
基板はＮｕＢｔｎバス１２０と、１５個のスロット１３
０　、１３１　、・１−・１４４を含むことができる。

各スロットは相互接続バスによυＮｕＢｍｓバス１２０
へ結合される。し九がって、スロット１３０は相互接続
バス１５０によｊ）ＮｔＩＢｕロバス１２０へ結合され
る。その相互接続バスはＮａＢｕｓバス１２０の全ての
線を通常含み、かつ異なる識別線手段として機能する４
本の級を含む。それら４本の線は２進値を伝えるのが普
通である。それらの２進値は一緒になってＯ〜１５０誉
号を指定できる。各スロットは異なる識別線手段を受け
る。その繊所線手段は各ス買ットヘ異なる番号を与える
。

すなわち、相互接続バス１５０の一部として組込まれて
いる異なる識別線手段が、Ｏに等しい異なる信号を伝え
る。スロット１４４（スロット＄Ｅ）は相互接航バス１
６４の一部として組込まれる異なる識別線手段を有する
。その識所線手段は＄Ｅに等しい値（異なる信号）を与
える。スロット０〜１５に割当てられてｉる小さいスロ
ット壁間（各１６メガバイト）に対してＮ１１Ｂ１１１
規格が上限の２５６メガバイト（第２図に領域４０とし
て示されている）を使用するから、１６番目のスロット
は無いことに注意されたい。これが、第１３図に示され
ているような装置の物理的アドレスメモリ空間を示す第
２図に一層明らかに示されている。各スロット３０〜＄
Ｅは２５６メガバイトの「超空間（５ｕｐｅｒｓｐａｃ
ｅ）　Ｊを有する。したがって、たとえば、スロット０
は、記憶場所５ｏｏｏｏ　　ｏｏｏｏから＄０ＦＦＦ　
ＦＦＦＦｔでそれに対して留保された２５６メガバイト
の超空間を有する。この超空間は第２図に参照符号４１
により全体として示されている。

第１３図と第２図に示されているこの装置はスはット＄
０を含み、このスロットのために記憶空間が留保されて
いる。しかし、多くのマイクロプロセッサ領域４１（ス
ロット＄１超空間）内のメモリを利用するから、便宜上
、本発明の典盤的な応用（たとえば８１３図）はスロッ
ト＄０を含まないことが６９、どのような特定のスロッ
トに対しても記憶空間４１は留保されない。したがって
、残りのスロット（たとえばスロット＄１〜ＳＥ）中の
どのカードも領域４１内のメモリを使用できる。

もちろん、１５よシ小さい任意の数のスロットを本発明
に従って実現できる。ＮｕＢｍｓ規格で求められている
ように、各スロット＄０〜＄Ｅは２５６メガバイトの領
域４０内に配置されている１６メガバイトの空間を留保
している。この領域は記憶場所＄ＦＯＯ０００００から
＠ＦＦＦＦ　　ＦＦＦＦまで及ぶ。

領域」ム内の「小さい空間（ｓｍａｉｌ　５ｐａｅｅ）
Ｊ　を各カードに割当てるために、４本の異なる膿別線
のような識別信号が用いられる。領域４０の各小さい空
間は、ＮｔｉＢｕｓ規格においては「スロット空間」と
も呼ばれる。＄ＦＳｉＸＸ　ＸＸＸＸのような態様のア
ドレスは、スはブトＳｌ中のカードのスロット空間に属
するアドレス空間を指す。Ｉ　ＥＥＥ１１９６仕様、ド
ラフト２．０の３０〜３１ページを参照されたい。

ｌＸ２図は、第１３図に全体として示されている装置の
一般的な物理的アドレスメモリ空間を示すものである。

ＮｕＢｕｓ　１２Ｇを含む主回路基板はＣＰＵまたはメ
モリを含む。主回路基板上のシステムク四ツク１７０が
ＮｕＢｕｓクロック信号を発生し、七の信号を線１７５
を介してＮｕＢｕｓ　１２Ｇへ与える。この装置のため
の電源回路は図示を省略した。第１３図に示されている
装置の主回路基板は、ＮｕＢｕｉ時間切れ回路のような
他のＮｕＢｕｓサービス回路を用いるが、それらの回路
はカード上に設けられないことを理解すべきである。

第１３図に示されているコンピュータ装置は２枚の印刷
回路基板カードを含むのが普通である。

各カードはそれぞれ異なるスロットに挿入される。

説明のために、第１のカードがスロットＨ）（すなわち
、スロット１３Ｇ）に挿入され、第２のカードがスロッ
ト＄１（すなわち、スロット１３１）に挿入されると仮
定する。カードが第１図と第１４図に全体として示され
ている。それらのカードは印刷回路基板カード５０また
はＳｏ＆と端子５１を含む。それらの端子はカード５０
または５０ａ上の種々の部品と信号線へ結合される。端
子５１は、スロット内のレセプタクルの中に挿入・され
る印刷回路基板部分に設けられる。そのレセプタクルは
、カードのそれぞれの端子と電気的に接続する端子を含
む。相互接続の物理的な規格がＮｕＢｕ−規格により指
定されている。レセプタクルの端子は主回路基板上の種
々の線と部品へ接続される。たとえば、レセプタクルの
端子はＮｕＢｕ−バスの信号線へ電気的に結合される。

カードとレセプタクルのそれらの端子によりカード上の
部品はＮｕＢｔｎのバス１２Ｇへ与えられた各種の信号
を受けることができるとともに、スロット中に挿入され
ているカードがＮｕＢｕｓのバス１２０と、相互接続バ
ス１５０　、１５１のような相互接続バスを介して、別
のスロット中の別のカードと通信できる。

第１３図に示されているコンピュータ装置を含めてここ
で説明している実施例においては、第１のカード５０（
スロット＄Ｏに挿入されていると仮定する）は、第１図
に示されているＣＰＵ６１のようなＣＰＵと、ＲＡＭ、
ＲＯＭのようなメモリ６２とを含む。それらのＲＡＭと
ＲＯＭはカード５０の上に配置されているカードバス６
５を介して一緒に接続される。ＣＰＵ６１とメモリ６２
はＮｕＢｔｓｍ１２Ｇであるシステムバスヘカード５０
の端子５１を介して結合される。ス田ット＄１中の第２
のカード５Ｇ＆（第１４図参照）はランダムアクセスメ
モリのようなメモリ６２（第１４図）を含むが、ＣＰＵ
は含まない。そのカード５０ｍのことをスレーブカード
と呼ぶ。スレーブカードはＮｕＢｕｉ　１２Ｇの主導権
をとることはできない。第２のカード５０ｍはカードバ
ス６５を通常含む。そのカードバスはＮｔｓＢｕｓ　１
２Ｇ上で見出されるほとんど（全てではない）の同じ信
号を含む。ＮｕＢｕｓ　１２０のあるアドレス線（およ
びデータ線）（それらの線は、アドレスとデータが同じ
線において多重化されるから、ＩＥＥＥ　　１１９６仕
様、ドラフト２．０においてはＡＤ（３１０，，０）と
呼ばれる）が復号器手段６０へ加えられる。第１図に示
されているノ（ス６６は完全すＮｕＢｕｓアドレスと、
データ信号と、制御信号と、パワー信号とを通常伝える
。この明細書においては、ＮｕＢｕｉの３２本のアドレ
ス線（それらのアドレス線はＮｕＢｕ＠上の３２本のデ
ータ線としても機能する）は記号Ａ３１〜ＡＯで表され
るが、それらの信号はＮｕＢｕ＠信号ＡＤ（３１６，，
０）である。

本質的には、カード５０＆の復号器手段６０により、Ｎ
ｕＢｕｉ　１２０上のアドレスがそのカードの留保され
ているアドレス空間内にある時に、そのカード上のメモ
リ６２をアドレスできる。それらの留保されているアド
レス空間は、ここで説明して−る実施例においては、場
所＄１０００　００００〜＄ＩＦＦＦＦＦＦＦである。

アドレスがその留保されて−る記憶空間内におる時は、
カード５０ａ上のメモリ６２のチップ選択（ＣＳ）線（
復号器手段６Ｇからの線６４へ結合されている）を起動
させることにより、そのカード上の種々のＲＡＭチップ
とＲＯＭチップがアドレスされていることをそれらのチ
ップに知らせることによシ、スロット＄１の中のカード
５０ａ上のメモリ６２をアドレスする。このように、復
号器手段がチップ選択ビンによりメモリチップをイネイ
ブルした時に、そのカード５０ム上のメモリはシステム
バスからアドレスを受ける。

このように、スロット＄０中のカード５０に設けられて
、メモリをアドレスするため第２３２ａ類のアドレスを
発生するアドレス発生手段を有するＣＰＵは、アドレス
をスロット＄θ中のカードの端子を介してＮｕＢｕａ　
１２０へ与える。そのアドレスの部分が第２のカード５
０１ｈ上の復号器手段６０に現われる。そのアドレスが
＄１０００００００〜＄Ｉ　ＦＦＦＦＦＦＦの範囲にあ
れば、第２のカード上のメモリは応答して、適切なタイ
ミングサイクル中にデータをＮｕＢｕ＠１２０へ与える
。

第１３図のスロット＄１中の第２のカード上の復号器手
段６Ｇはスロット＄１の異なる曽号（その番号は＄１で
ある）をシステムバス（ＮｕＢｕｓバス１２０）に現わ
れるアドレスの最上位の１６進数と比較して、１６進数
の異なる番号がアドレスの最上位の１６進数と等しくな
った時を判定する。両者が等しくなると、復号器手段は
第２のメモリをアドレスできるようにしてデータをシス
テムバスへ与える。後で説明するように、ＮｕＢｕｉシ
ステムの仕様で求められている、１６メガバイトの記憶
空間の留保機能も復号器手段は実行する。

第１３図に示されているスロット＄１は、異なる信号を
そのスロットへ与える異なる識別線手段へ結合され、そ
の異なる信号はそのスロットの異なる番号を識別するこ
とがわかるであろう。このことは、第１３図の他の各ス
ロットについても事実である（たとえば、スロット１４
４はそのスロットの異なる番号である＄Ｅの異なる信号
を有する）。

典鳳的には、異なる識別線手段は、２進値を伝える４つ
の導体を有する。スロット＄１の場合には、４本の線の
うちの１本だけが２進数１を伝え、他の全ての線は２進
値Ｏｔ−伝える。こむに、１は最下位の２進数である。

このようにして、異なる識別線手段は異なる信号１をス
ロット＄１へ与える。

その信号１はそのスロットが異なる番号＄１を有するも
のとして取扱う。算術変換によりスロットの異なる番号
を発生する識別番号を与えるというような、異なる番号
を識別する別の方法を行うことができる。あるいは、多
レベル論理を有する１つの導体を異なる識別線手段とし
て与えることができる。

次に、第１図、第３図、第１１図および第１２図を参照
して、６個のスロットを用いる本発明の好適な実施例に
りいて説明する。第１１図は、ＣＰＵＩと、ＲＯＭを含
むメモリ２と、Ｉ１０回路３６と、６個のスロット２９
〜３４とを含む主回路基板（母板とも呼ばれる）１４の
斜視図を示す。主回路基板１４は、第１１図に示すよう
に、キーボードへ接続するコネクタ手段も含む。他のパ
ーソナルコンピュータ装置と同様に、主回路基板１４は
、電源、ラッチおよびバッファ、ドライバのような他の
種々の回路も含み、かつビデオ回路、りロック回路、お
よびこの分野において周知のように、パーソナルコンピ
ュータ装置に関連するその他の部品を含むこともできる
。各スロット２８゜３０．３１．３２．３３．３４は、
スロットに挿入されたカードの端子５１と電気的に相互
接続する端子を含み、Ｎ１１Ｂｔｉｓ規格に従って、第
１図に示されているＮｕＢｕｓ　１０のＮｕＢｕａ信号
をほぼ全て受ける。

それらのスロットはＮｕＢｔ１ｍ信号を、第１図に示す
ように、相互接続バス１９，２０，２１．２２，２３゜
２４を介して受ける。それらの接続は、各スロットごと
に、各スロットが有する異なる番号を識別する異なる識
別線手段を除き、各スロットに共通（同一）である。

ここで説明してｖｈる実施例においては、スロット２９
は、下の表に示されているよう第２通値を伝える４本の
導体（線）により特別の番号＄９が割当てられる。それ
ら４本の導体は相互接続バス１９の一部であるが、それ
らの導体はスロット＄９の端に局部的に設けることがで
きるから、ＮｕＢｕｓｌｏ（２）線の全長にわたって物
理的に存在させる必要はない。このことは、スロット３
０，３１，３２゜３３．３４についてもそうである。第
１表に示されている地理的なアドレスはもちろん各スロ
ットの異なる番号である。

第１表第１表に示されている装置のＮｕＢｕｓスロット番号３
０　　＄Ａ　接地開放接地開放　１０１０３１　　　＄
Ｂ　　接地開放接地接地　１０１１３２　　＄Ｃ接地接
地開放開放　１１００３３　　＄Ｄ　接地接地開放接地
　１１０１３４　　＄Ｅ　接地接地接地開放　１１１０
（２進値はＮｕＢ１１ｍ信号のインバータによる論理反
転の後で示されて埴る）各スはットに対する異なる識別線手段中の各線が、線を
電源信号＋５ｖまで引上げようとする回路へ結合される
。この回路は、ＮｔｌＢｔｌＩ規格に従って、各識別線
手段上に引上げ抵抗を通常含む。その抵抗は開放信号を
ほぼ＋５ｖまで引上げ、接地信号はほぼアース電位を保
つ。第１２図に示されている回路（この回路については
後で説明する）は、開放信号が（開放信号が復号器手段
６０へ与えられる前に）＋５ｖの電源電圧レベルまで既
に引上げられていること、（信号ＧＡ３〜ＧＡＯとアド
レス（Ａ３１〜ＡＯ）信号を含めて）　ＮｕＢｕｓ信号
がインバータにより既に論理的に反転されていると仮定
する。更に、バス１０上の各ＮｕＢｕｓ信号は、ＮｕＢ
ｕｓカード（たとえばカード５０と５０１）上の回路へ
与えられる前に（カード上のインバータによシ）論理反
転させなければならない。同様に、カードからＮｕＢｔ
＊＠バス１０へ与えられる信号は（インバータにより）
論理反転しなければならない。典型的には、それらのイ
ンバータは、カード上で用いられる入力バッファと出力
バッファに含まれる。ＮｕＢｍｓバス１０と主回路基板
の回路（すなわち、ＣＰＵＩ、メモリ２、Ｉ１０回路７
、種々Ｏパｘ５．６．２５等）の間でインターフェイス
するインターフェイス９においては、ＮｕＢｕｓバス１
０へ与えられる信号は反転され、ＮｕＢｕｓバス１０か
ら来る信号が反転される。したがって、たとえば、スロ
ットへ与えられＧＡ３　ＮｕＢｕａ信号（接地）がカー
ド上で論理１に反転されてから、第１２図に示されてい
る復号器手段６０内の回路へ与えられる。それらの反転
はこの分野において周知のものである。もちろん、ＣＰ
Ｕ１と、それに関連する回路および−（ス（たとえばバ
ネ５，６．２５）がＮｔｓＢｕｓシステム、規格および
信号を利用するとすると、インターフェイス９における
反転は不要である。

この実施例（第１図、第１１図および第３図に示されて
いる）においては、′スロット３０は異なる番号＄Ａを
有し、スロット３１は異なる番号＄Ｂを有し、スロット
３２は異なる番号＄Ｃを有し、スロット３３は異なる番
号＄Ｄを有し、スロット３４は異なる番号＄Ｅを有する
。ＩＥＥＥが提案し九ＮｕＢｕｍについてのＩＥＥＥ１
１９６バス仕様と呼ばれる仕様においては、異なる識別
線手段がカードスロット識別と呼ばれ、地理的アドレス
ＧＡ３　。

ＧＡ２．ＧＡＩ　、ＧＡＯを表す記号ｒＩＤ（３，、、
。

０）Ｊで表される。そのＩＩＩＥ仕様の６ページに記載
されているように、それら４本の線はバスにされず、各
位置において２進符号化されてコンピュータ内のカード
の位置を指定する。

本発明によれば、第１図に全体的に示されているコンピ
ュータ装置では第３図に示されているような物理的アド
レス記憶空間を有する。その記憶空間においては、６個
の各スロットが２５６メガバイトの留保された記憶空間
を含む「起生間」を有する。したがって、たとえば、ス
ロット＄９が、場所＄９０００　００００　で始って場
所＄９ＦＦＦＦＦＦＦで終る留保された起生間を有する
。また、スロット＄９は、ＮｕＢｕｓ仕様に従って留保
された小さい空間（「スロット空間」）も有する。それ
らの仕様に従って、スロット＄９は、場所＄Ｆ９００ｏ
ｏｏｏで始って場所＄Ｆ９ＦＦ　ＦＦＦＦで終υ、その
スロットのために留保された小さい空間と有する。第３
図に示すように、２５６メガバイトの領域４２は種々の
スロットのための小さい空間を含む。

本発明に従って構成されたシステムに付加できる付加拡
張スロットにより使用できる留保されないＮｕ　Ｂｕ　
ｓメモリアドレス空間４３がある。図で１番下の２５６
メガバイトの記憶空間４５は、それがスロット＄０中に
カード上にあるかのように異なる番号＄０が割当てられ
ているローカルアドレス空間である。ＣＰＵ１は付加ス
ロットを「占める」ために構成できる。すなわち、それ
に異なる番号＄１．３２．＄３を割当てることができ、
したがって、第３図に示されている特定の実施例におけ
るように留保される全領域４４＆有する。実際に、主回
路基板は４つのスロット（＄０．＄１．＄２．＄３ン中
のカードとなる。ＣＰＵ１の使用のために起生間スロッ
ト＄０を完全に分離すること（すなわち、その起生間＄
Ｏをアクセスすることを阻止すること）を設計者が求め
たとすると、ＮｕＢｕｓインターフェイス９はそのよう
なアクセスを阻止するために構成されるが、起生間＄１
または＄２または＄３において複製される別名により起
生間中のデータをアクセスすることは許す。このように
して、起生間＄Ｏ内のＮｕＢｕｓ　１Ｑ上のＮｕＢｕｓ
アドレスを起生間＄１内の同じそれぞれの場所（すなわ
ち、５ｏｘｘｘ　ｘｘｘｘ〜５ｉｘｘｘ　ｘｘｘｘ）に
復号できる。そのような状況においては、（実際の物理
的スロット＄９〜＄Ｅ内の）　ＮｕＢｕｓカードが、起
生間＄０に格納されているデータの別名を含むように構
成できる起生間＄１．＄２または＄３をアドレスするこ
とによシスロット＄Ｏ超空間をアクセスできる。アドレ
ス空間（ｓｏｏｏｏ　　ｏｏｏｏ〜＠　１０００ｏｏｏ
ｏ）も、ＮｕＢｕｓ　）ランザクジョン無しにカード上
でのみ動作するカードについてのローカルアドレス記憶
空間でもある。すなわち、ＣＰＵを有し第１図に示され
ているようなカードは、ＣＰＵがＮｕＢｕａ　）ランザ
クジョンを開始しないとすると、この同じアドレス空間
４５内のカード上のそのＣＰＵのローカルＲＡＭをロー
カルにアドレスできる。

カード上の純粋にローカルなトランザクションのための
そのような構造が、この分野において周知のように、ア
ドレス復号器によシ実現される。

第１図に全体的に示されているこの特定の実施例はＩ１
０回路と、第３図に示されているメモリ２の一部である
ＲＯＭとに対する付加記憶空間の留保も行う。とくに、
アドレス記憶空間が＄　４０００００００から場所＄４
ＦＦＦ　ＦＦＦＦまで留保される。

更に、Ｉ１０動作およびＩ１０回路のた′めのメモリア
ドレス空間が場所５ｓｏｏｏ　　ｏｏｏｏから＄５Ｐ？
ＦＦＦＦＦＦまで留保される。第３図は、ＩｌｏとＲＯ
Ｍの記憶空間が＄４０００　００００〜＄５ＦＦＦ　Ｆ
ＦＦＦに配置される本発明の実施例を示す。したがって
、ＲＯＭまたはＩｌｏの情報に対するアクセスはＣＰＵ
１または第２のＣＰＵ６１が＄４０００００００　から
＄５ＦＦＦ　ＦＦＦＦ　ｔでの場所をアドレスすること
により得ることができる。本発明の実施例を第１０図に
示す。この実施例では、ＮｕＢｕｓカードに関する主回
路基板Ｉ１０およびＲＯＭ記憶空間が＄　Ｆ　０００ｏ
ｏｏｏ〜＄ＦＯＦＦ　ＦＦＦＦに配置される。この実施
例においては、主回路基板Ｉ１０情報およびＮｕＢｕｓ
カード（ＮｕＢｕｓスロット中の）によりアクセスでき
るシステムＲＯＭ　（主回路基板上の）が１６ＭＢ（メ
ガバイト）に制限され、しかもＣＰＵ１は場所＄４００
０００００〜＄５ＦＦＦ　ＦＦＦＦを依然としてアクセ
スできる。しかし、その制限された１６ＭＢの空間でＲ
ＯＭおよびＩｌｏの使用に十分であるような多くの可能
な装置を構成できる。このように、ＮｕＢｕｓカードに
対して、主回路基板上のメモリ２の一部であるＲＯＭを
、＄ＦＯＯ０００００〜＄ＦＯＦＦ　　ＦＦＦＦの範囲
のアドレスをＮｕＢｕｓバスに与えることによ、りＲＯ
Ｍをアクセスできる。これは、ＮｕＢｕｓバスからの８
ＦＯＯ０００００〜＄ＦＯＦＦ　ＦＦＦＦの範囲のアド
レスを主回路基板のＲＯＭおよびＩ１０領域（＄４００
０００００〜＄５ＦＦＦ　ＦＦＦＦ）に復号するインタ
ーフェイス９により周知のやり方で実現される。ＣＰＵ
１は同様に制約する必要はないから、ＣＰＵ１は＄４０
００００００〜＄５ＦＦＦＦＦＦＦにより定められる領
域をアドレスすることにより主回路基板ＲＯＭ’ｊたは
Ｉ１０メモリを求めることができる。すなわち、ＣＰＵ
Ｉは、ＮｕＢｕｓカード（主回路基板上の重要なシステ
ムＲＯＭおよびｌ１０）が利用できない付加ＲＯＭまた
はＩｌｏ　メモリ（メモリ２の一部である）を持つこと
ができる。

第１０図に示されている本発明のこの実施例は、＄１１
成ＲＯＭｔ−１６ＭＢの小さい（スロット）スロットの
１番上に配置させることを要求するＮｕＢｕｍ規格に合
致する。したがって、スロット＄ＯのＲＯＭスロットは
スロット＄ＦＯＯ０００００〜＄ＦＯＦＦＦＦＦＦの１
番上に配置される。

次に、第１図、第１２図および第１４図を参照して本発
明の詳細な説明する。第１囚は、スロット２９のような
装置の１つのスロットに挿入することにより本発明のコ
ンピュータ装置に組込むことができる本発明のカードを
示す。このカードは印刷回路基板５０を含む。この印刷
回路基板の上に、カードバス６５と相互接続バス６７．
６８゜６９のような各種の線を形成する導電手段が配置
される。同様に、第１４図は、第１図に示されているカ
ードとほぼ同一である本発明のカード５０轟を示す。た
だし、カード５０がＮｕＢｕｓバス１０に関してマスク
として機能することを全体として許すＣＰＵ６１をカー
ド５０＆が有しない点が、カード５０とは異なる。第１
４図に示されているカード５０ｍは通常はスレーブとし
て機能できるだけで６って、ＮｕＢｕａバス１Ｇを制御
できず、かっＮｕＢｕｓトランザクションを開始できな
い。カード５ｏと５０８は、スロット中の端子に電気的
に接続してカード上の種々の部品を主回路基板１４上に
現われる種々の信号を結合する端子５１を含む。ＮｕＢ
ｕｓこの間でやシとシされる全てのＮｕＢｕｓ信号はバ
ッファされ、カード上のバッファ５９にょ夛反転される
。したがって、たとえば、相互接続バス６３がＮｕＢｕ
ｓ　１０のアドレス線Ａ３１〜Ａ２４を復号器手段６０
へ接続する。相互接続バス６３は電源および異なる識別
線手段も含む。その手段は、この実施例においては、４
本の信号線５２，５３゜５４．５５を含む。それらの信
号線は端子５２゜５３．５４．５５へそれぞれ接続され
る。すなわち、信号ＧＡ３が、カード５０を受けるスロ
ット中の端子を介して端子５２へ与えられる。同様に、
信号ＧＡＩが端子５４へ与えられ、・信号ＧＡＯが端子
５５へ与えられる。それらの端子５２，５３．５４，５
５は導体手段へ結合される。その導電手段はそれら４つ
の信号（反転された）を、第１２図に示すように、復号
器手段６０の入力端子８２へ与える。

この特定の実施例のスロット中に存在する信号を下記の
第２表に示す。それらの信号はＮｕＢｕｉ信号である。

もちろん、ＮｕＢｕｓ　ｌ　Ｑは３２ビットアドレスバ
スを含む。そのアドレスバスは、第１の読出しサイクル
中に、アクセスされることを求めている記憶場所のアド
レスを伝え、第２のサイクル中にデータバスとして機能
してその記憶場所に格納されているデータを受ける。メ
モリへのデータの書込み中は、ＮｕＢｕｓ　１０は、第
１のサイクル中に３２ビットアドレスバスを介して、書
込むベキ場所のアドレスを伝え、第２のサイクル中はＮ
ｕＢｕ＠１０は第１のサイクル中にアドレスされた場所
に書込むべきデータを与える。ＮｕＢｕａ　ｊ　Ｑはほ
ぼＩＥＥＥ　　１１９６バスである。カードはそれらの
信号のほとんどを一般に受け、使用するが、それらの信
号の使用はカードの特定の必要および設計者の目標に依
存する。

第　２　表ＮｕＢｕｓスロット信号の説明＋５ｖ　　　　　スロットへの電力。５ポルト。

十１２■　　　スロットへの′電力。１２ボルト。

−１２ｖ　　　スロットへの電力。＝１２ボルト。

−５，２Ｖ　　　　この実施例では用いない。−５，２
ｖの全信号はスロット内で一緒に接続される。

アース　　　＋ＳＶ、±１２Ｖおよび一１２Ｖの電力帰
路。

リセット　　　コレクタ開放信号。電源投入時に、ＣＰ
Ｕ１により、または含むことができる押し信号を使用す
べきである。

ＳＰｖ　　　　　スロット・パリティ妥当。カードがノ
くリテイオン／ＳＰを与えるものとすると、この信号が
アサートされる。斜線（１）は、信号がアクティブ低で
ある。すなわち、それが低レベルになった時にそれのタ
ーゲットを起動する。

ＳＰ　　　　　スロット・パリティ。／ＳＰＹがアサー
トされれば、／ＡＤＯ〜／ＡＤ３１の奇数パリティであ
る。

ＴＭＯ〜ＴＭＩ　　　）ランザクジョン修飾子。トラン
ザクションの寸法を示すためにＡＣＫサイクル中に用い
られる。

ＡＯ”Ａ３１　　　　ＮｕＢｕｓアドレス／データビッ
トＯ〜３１゜アドレスを示すためにＡＣＫサイクル中に
用いられる。ＮｔｓＢｕｓ仕様はそれらの信号をＡＤＯ
〜ＡＤ３１またはＡＤ（３１，、。

０）と記す。その理由は、同じ２４本の線力！、第１の
サイクル中にアドレスを伝え、第２のサイクル中にデー
タを伝えるからである。

ＰＦＷ　　　　　停電警報。２２０Ｗの抵抗により＋５
■まで引上げられたコレクタ開放信号。この信号が引上
げられると電源が起動される。

この信号が引下げられると電源が断たれる。交流電力が
与えしれなくなる２ｍｓ前に、を源自体が停電警報とし
てこの信号を引下げる。これは、ＩＥＥＥ　　１１９６
規格の下にオプションでるる。

ＡＲＢＯ〜ＡＲＢ３　　仲裁ピッ）０〜３゜ＩＥＥＥ仕
様に従ってスロット中で終らされるコレクタ開放信号（
たとえば、その仕様の第６表参照）。

ＮｕＢｕｓ仕様に従ってスロットの間のバス主導権を仲
裁するために用いられる。

ＧＡＯ〜ＧＡ３　　　地理学的アドレスビットθ〜３゜
スロットのハード符号化された２進アドレス。

接地または開放（ｔたは開放の代りに＋５ｖンへ与えら
れたビン。

５ＴＡＲＴ　　　　ＡＯ〜Ａ３１へのアドレスの呈示を
示すためにアサートされる。また、バスの主導権争いの
仲裁を開始するために用いられる。

ＡＣＫ　　　　　Ｍ認応答。５ＴＡＲＴサイクルの確認
応答を示すために用いられる。

ＲＱＳＴ　　　　　要求、バスの主導権を示すためにア
サートされる。

ＮＭＲＱ　　　　　非マスタ要求。Ｉ　ＥＩＪ仕様に従
ってスロット中で終らされるコレクタ開放信号（たとえば、その仕様の第６表参照几割込みを割込み受信器へ信号するために用−られる。

ＣＬＫ　　　　　ＮｕＢｕｓりμツク。歯Ｂｕ＠におけ
るトランザクションを同期させる非対称Ｉ　Ｑ　ＭＨｚ
クロック。

復号器手段６ＱＣ）構造と用途は当業者が知っている。

復号器手段は、イネイブリング手段を有する比較器手段
の使用を含む。その比較器手段はＮｕ　Ｂｔ１ｍアドレ
スを、異なる識別線手段に現われる信号と比較して、カ
ードのメモリ６２のための留保されている記憶空間内に
アドレスがある時を決定する。しかし、２５６メガバイ
トの記憶空間を留保するためにこのようにして復号器手
段を使用することは新規で６ム　したがって、比較器手
段とイネイブリング手段を含む簡単な復号器手段につい
て後で説明する。本発明の機能を実行する他の復号器ｔ
−開抛することは当業者の技側範囲内である。

カード５０＆とＣＰＵ１の間の典製的なトランザクショ
ンにおいては、メモリ６２は、アドレスを受けてデータ
をＮｕＢｕ＠１０を介して与える（または書込む時にデ
ータを受ける）ために、メモリ６２はＮｕＢｕｓ　１１
）とそれに関連するインターフェイス９を介してＣＰＵ
１へ選択的に結合される。ＣＰＵ１は場所５ｏｏｏｏ　
　ｏｏｏｏ〜＄ＦＦＦＦ　ＦＦＦＦから２３２種類のア
ドレスを発生するアドレス発生手段を含む。３２ビツト
の幅であるＣＰＵ１からのアドレスがＣＰＵ１をプロセ
ッサバス５を介して出る。

−すれから、３２ビツトのアドレスは相互接続バス２５
に入り、アドレスが、３６０００　００００で始るＮｕ
Ｂｕｓアドレス空間円にアドレスがあることを決定する
インターフェイス９に現われる。そのアドレスの下でメ
七す２とＩ１０回路７はＣＰＵ１によりアドレスされる
。そのアドレスおよびそのアドレスの上で、スロットの
起生間または小さ４空間中のメモリがアドレスされる。

インターフェイス９はＮｕＢｕａアドレスが選択されて
いることを決定し、ＣＰＵ１のアドレス信号１ＮｕＢｕ
ｓに同期し、ＣＰＵＩのためＫＮｕＢｕｍ　１０の゛所
有権を決定した後で、アドレスが相互３Ｍ続ババス１を
介してＮｕＢｕａ　１０に現われることができるように
する。説明のために、第１４図に示されているカード５
０ａが、＄９のシステム中の異々る番号を有するスロッ
ト＄９中にあると仮定する。復号器手段６０はＮｕＢｕ
ｓ　１０を介してアドレス信号を受け、アドレスがその
カードの記憶空間に対するものであるかどうかを決定す
る。

復号器手段６０は、アドレス（読出しまたは否込みのた
めの）の最上位の１６進数を、復号器手段１Ｇを有する
カードが挿入されているスロットの、１６進数である、
異なる番号と比較する。この復号器手段は制御およびク
ロック信号手段７１も含む。この制御およびクロック手
段はＮｕＢｕｓクロック信号とＳ　ＴＡＲＴ信号および
ＡＣＫ信号を含む。

復号器手段は周知の部品であるドライバも含む。

そのドライバは、復号器手段６Ｇからの出力の目標に影
響を及ぼすのに十分なレベルまでその出力を駆動する。

それはチップ選択（ＣＳ）線とメモリ６２のビンである
。復号器手段６０の部分でもある比較器手段Ｔ３はアド
レスを比較して、スロットの小さい空間がアドレスされ
ているか゛どうかを決定する。Ｎｔ＋Ｂｕｍ　１　Ｇに
現われたアドレスがカードの起生間または小さい空間内
にあるかどうかを比較器手段（ＴＯまたは７３）の一方
が決定すると、その特定の比較器手段は制御手段Ｔ１と
ともに、メモリ６２へ結合されているチップ選択（ＣＳ
）線を起動する。メモリ６２のようなメモリがアドレス
されている（読出しまたは書込みのためＫ）ことをその
メモリに知らせるために、チップ選択（チップイネイブ
ル信号と呼ばれることもるる）線が周知のように用いら
れる。第１図と第１４図に示すように、チップ選択線は
線６４へ結合される。

復号６手Ｒ６０の比較器手段Ｔｏは排他的オアゲート７
Ｂのような排他的オアゲートを４！含む。

その排他的オアゲー）７ＢはＧＡ３信号（入力端子９２
に現われる）を３２ビツトアドレス線の最上位の２進ピ
ツ）Ａ３１と比較する。そのビットは排他的オアゲー）
７６の入力端子９１に入力される。前記したように、復
号器手段６０内のＮｕＢｕｍ信号が反転される（バッフ
ァ５９内のカート′ｃ）ことが理屏される。したがって
、復号器手段６０で用いられるＧＡ３　、、　、ＧＡＯ
と、アドレス信号Ａ３１．１．Ａ２４と、５ＴＡＲＴと
、ＡＣＫと、ＣＬＫが反転される。たとえば、１４１２
図に示されている５ＴＡ−ＲＴ倍信号反転されたＳ　Ｔ
ＡＲＴ信号である。アドレスの最上位のビットが信号Ｇ
Ａ３に等しいとすると、排他的オアゲー）７Ｂの出力端
子に論理０が現われる。その論理Ｏ出力は線９３を介し
て４人力オアゲート７１へ送られる。アドレス信号Ａ３
１〜Ａ２８と、電源信号およびアース信号のようなある
信号が比較着手Ｒ７Ｇの入力端子８３に与えられる。そ
れから、それらの信号が、第１２図に示すように、比較
着手Ｒ７０（Ｄ種々の排他的オアゲートへ与えられる。

比較器手段ＴＯ内の各排他的オアゲートからの出力は、
特定の排他的オアゲートへの２つの入力が同一である時
のみ論理Ｏである。このように、各排他的オアゲートは
、異なる識別線手段の部分として機能するビットを伝え
る線の１本と、４本の上位アドレス巌の１本の間でビッ
トごこの比較を行う。１６進数である異なる番号がアド
レスの最上位の１６進数に等しい時に、各排他的オアゲ
ートが出力端子に論理０を発生して４人力オアゲー）７
７の出力も論理０にして、回路点７０＆を論理０にする
。回路点７０ｍはオアゲー）７７の出力端子と、制御手
段Ｔ１の一部であるナントゲート９００１つの入力端子
へ結合される。比較器手段１３の出力端子が制御手段Ｔ
１の回路点Ｔ３ａとナントゲート９０の他の入力端子へ
結合される。アドレスがカードのスロット空間内にある
と、比較器手段７３の出力は論理Ｏであり、回路点７８
（ナントゲート９０の出力端子）は論理１である。アド
レスがスロットの起空間内にあると、比較６手Ｒ７３の
出力は論理０で、回路点７８（ナントゲート９０の出力
端子）は論理１である。アドレスがスロットの小さｉ空
間内とカードの起空間内になりｈと、回路点７８は論理
０である（その理由は、回路点７０ａと７３＆がおのお
の論理１だからである）。（ＳＴＡＲＴ中に）アドレス
が妥当であれば、アンドゲート８１の出力端子における
信号が論理１であり、回路点７９に論理１が現われるよ
うにフリップフロップ８０の出力端子Ｑへ（次のＮｕＢ
ｕｓクロックパルスで）クロックされる。したがって、
アドレスが妥当で、カードの留保されている空間（小さ
い空間または起生間）の中にあると、回路点７８と７９
は論理１となって線６４を論理Ｏとすることにより、ア
ドレスのためにメモリ６２を起動させる。アドレスが妥
当である時間が終ると、アントゲ−）８７の出力は論理
０であって、その出力は回路点７９へ（ＪＫフリップフ
ロップ８０ｔ−介して）クロックされ、メモリ６２の起
動が解除される。アドレスが妥当であると、（第１２図
に示すように）ＳＴＡＲＴ信号は論理１で、ＡＣＫ信号
は論理Ｏである（手段Ｔ１へ入力される信号５ＴＡＲＴ
、ＡＣＫおよびＣＬＫのタイミング図を示す第１２図挿
入部を参照）。ＡＣＫ信号はアントゲ−）８７への入力
端子において反転される。したがって、アドレスが妥当
でわると、アンドゲート８Ｔの出力は論理１である。ア
ドレスが妥当でなければ５ＴＡＲＴ信号が論理Ｏであっ
て、アンドゲート８Ｔの出力を論理Ｏにする。第１２図
に示すように、その論理値は、次のＮｕＢｕｓクロック
パルスで８０のＱ出力端子ヘクロツクされる。そのＱ出
力端子における論理Ｏはメモリ６２のＣ８線の起動を解
除する。

フリップ７０ツブ８０はクロックされるＪＫ７リツプフ
ロツプであって、それのに入力端子がインバータを介し
てＪ（ｒＤｊ）入力端子へ接続される。

そのフリップフロップはＤ形７リツプ７０ツブと呼ばれ
ることもある。ＫはＪの補数である。サイクルの終り信
号を希望によシフリップ７０ツブ８Ｇのリセット入力端
子へ与えることができる。その信号はカード上の制御回
路（たとえばＣＰＵ６１）から得られ、それはトランザ
クションの終９を示す。サイクルの終９信号はアクティ
ブ低であるから、フリップ７０ツブ８０のリセット入力
端子において反転される。

制御手段Ｔ１から線６４へ与えられる特定の出力は、Ｃ
８がアクティブ低（すなわち、アースのような低電圧）
またはアクティブ高（十５ボルト〕でめることをメモリ
６２が指定する（製作者が）ことに依存する。この例に
おいては、メモリ６２はＣＳアクティブ低（ｒ／Ｃ３ｊ
）’ｆｅ持つと仮定しているから、手段７１Ｃ）出力が
論理００時にアドレスするためにメモリ６２が選択され
る。したがって、ナントゲートＴ２の出力が論理Ｏ（低
〕の時に線６４が起動され、信号ＣＳをほぼアース電位
へ引下げることにより、メモリチップ（メモリ６２）が
アドレスされて−るということをそれらのメモリチップ
に指示する。

異なる番号と、アドレスの最上位の１６進数が一致しな
いと、比較器手段Ｔｏの排他的オアゲートの４つの出力
端子の１つに少くとも１つの論理１が現われ、その論理
１は１ｆニゲ−）７７の出力端子に出現させる。その論
理１の値が回路点ＴＯａに現われる。この場合には、ア
ドレス領域４２（小さい空間）にある時だけＮｕＢｕｓ
　１０からアドレスできる。

復号器中段６０は比較器手段Ｔ３も含む。この比較器手
段は特定のカードのために、装置の物理的アドレス空間
の上側の１６分の１（第３図の領域４２）にある「スロ
ット空間」を留保する。更に詳しくいえば、比較器手段
Ｔ３は、カードが挿入さｔているスロットの異なる番号
を基にして１６メガバイトのメモリをカードに割当てる
。比較器手段Ｔ３はナントゲートａ５ｔ−含む。このナ
ントゲートは、カードに与えられたアドレスが領域４２
にある時を決定する。比較器手段７３の排他的オアゲー
ト８８のような排他的オアゲート（ＸＯＲ）とオアゲー
ト８が最上位の次の下位の１６進数である、カードが挿
入されてｉるスロットの異なる数と比較して、その異な
る番号が、ＮｕＢｕ−の３２ビットアドレスバス１０に
現われるアドレスの最上位の次の下位の１６進数に等し
くなった時を決定する。両者が等しくなると、ゲート８
８のような比較器手段Ｔ３の排他的オアゲートがそれの
出力端子に論理０を発生して、オアゲート８９の出力を
論理０にする。オアゲート８９の出力はオアゲート１．
５への入力の１つである。アドレス（Ａ３１、、、Ａ２
Ｂ）の上位４つの２進ビツトがナントゲート８５０入力
端子へ与えられる。アドレスが小さい空間領域にある時
だけそのナントゲートの出力は論理０である。ナントゲ
ート８５の出力ハオアゲー）７５の入力の１つである、
オアゲートＴ５への入力は、アドレスがカードの小さい
空間の領域にある時のみ両方ともに論理０である。した
がって、アドレスがカードの小さい空間内にろる時に論
理０だけである。アドレス線（Ａ２７．Ａ２６、Ａ２５
．Ａ２４）は、ＮｕＢｕｓ　１０の３２ビットアドレス
バスに現われるアドレスの最上位の次に下位の１６進数
を構成する。

カード５０ｍのようなカードが、異なる番号＄Ｘを有す
るスロットに挿入されると、復号器手段６０がそのカー
ドに場所５ｘｏｏｏ　　ｏｏｏｏから場所＄ＸＦＦＦ　
ＦＦＦＦｔでの記憶空間と、場所＄ＦＸＯ０００００か
ら＄ＦＸＦＦ　ＦＦＦＦ　までの付加記憶空間を持たせ
る。

ＣＰＵ１とＮｕＢｌｌｓ　Ｉ　Ｑの間のトランザクショ
ンがＮｕＢｕｓインターフェイスと呼ばれるインターフ
ェイス８のろる動作を典量的に要求する。インターフェ
イスの正確な実現は、ＣＰＵ１のため′に選択されたマ
イクロプロセッサと、それに関連するバスとに依存する
。それの最も簡単な態様においては、インターフェイス
は６つの復号器を持つ別の復号器手段で構成できる。そ
れら６つの復号器は復号器手段６０のような復号器であ
る。七の復号器手段は異なる番号＄０．＄１　、＄２．
＄３．＄４．＄５を持つ６種類の異なる信号を受ける。

それらの各信号は６つの復号器の１つに対するものであ
る。

このような構成により、第１図に示されて−るコンピュ
ータ装置に対して第３図に示すよ゛すな物理的アドレス
メモリ空間が結果的に分割されることになる。ＣＰＵ１
とＮｖａＢｕｍクロックの間のタイミングのどのような
差も同期させることを要求され、マスク装置によシ要求
されているバスの所有権（ＮｕＢｕａ　１０　ｔたはプ
ロセッサバス５，２５．６のいずれか）を決定するから
、１つの時刻にはただ１つのアドレスが全てのバス１Ｇ
、５．２５に現われる。したがって、第１２図に示され
ているようにいくつかの復号器手段がある。各復号器手
段は種々の異なる信号を受ける。それらの復号器手段の
出力端子はメモリ２のＣＳピンへ結合される。それと同
時に、ＣＰＵ１からのアドレス信号をＮｕＢｕｍ　１０
に現わすことを許すインターフェイス９へ結合されてい
るアドレスバス５にｔｉ　号ｔ”　ｉ　＜たけて、ＣＰ
ＬＪＩはＮｕＢｕｓ　ｌ　Ｑに取付けられているスロッ
トをアクセスする。同様に、データ信号を相互接続バス
１２を介してＮｕＢｕ魯インタインターフェイス９させ
るデータをデータバス６の上に置くことによｐ　ＣＰｔ
ＪｌはデータをＮｕＢｕｓスロットへ与えることができ
、それからそれらのデータ信号はＮｕＢｔｕ　ｌ　Ｑへ
送られてその後でＮｕＢｕｓ　１０が現われた直前のア
ドレス信号に応じて、適切なスロットにより受けられる
。実際に、ＣＰＵＩと、メモリ２を含めてそのＣＰＵに
関連する回路は、スロワ）Ｏｆたは１，２，３に挿入さ
れているカードの上にあるかのようにＮｕ８１１ｓ　１
０にはみえる。ＮｕＢｕｓインターフェイスについての
以下の説明においては、プロセッサバスという用語を、
ＣＰＵ１とメモリ２へ結合されているデータバス６と、
第１図に示されているアドレスバス５，２５ｔ−指すた
めに一般に用いることにする。

第５図に示されているように、ＮｔＩＢｕｓインターフ
ェイス９は６個のスロット（２９，３０，３１゜３２．
３３．３４）と、ＮｕＢｕｓ　１Ｑと、メモリ２と、主
回路基板１４上のそれらのＣＰＵ等に関連する回路の間
のインターフェイスを行う３つの状態マシンおよびＮｔ
ＩＢｕｓクロックを含む。一般に、ＣＰＵ１とカード上
のＣＰＵのような２種類のマスクからの２１類のアドレ
スがバス５のようなバスとＮｕＢｕ婁１０　に同時に現
われることを阻止するために、インターフェイス９は、
前記マスクの間の要求されたバスの所有４１ｉ１ｃ決定
せねばならない。すなわち、バス上でのアドレスの衝突
を防ぐために、インターフェイス９は、同じバスを要求
している可能なマスタの間で仲裁を行うことによｐバス
所有権を決足せねばならない。同様に、データサイクル
中に、（バス６またはＮｕＢｕｓ　１０　Ｏような）バ
ス上でのデータの衝突を防ぐために、同じバスを要求し
ている可能なマスタの間で仲裁することによりインター
フェイス９はバスの所有権を決定せねばならない。更に
、要求しているマスクの信号を、そのマスクにより駆動
され（アドレス動作またはデータの書込みのため）、ま
たは（データの読出しのために）聴取される要求されて
いるバスのタイミングに同期させねばならな一〇そのイ
ンターフェイスは、プログラマブル論理アレイにおいて
周知の技術により実現できる。

ＮｕＢｕｍ上に存在する信号は前記ＩＥＥＥの１１９６
仕様書および前記テキサス・インスッルメンツ（Ｔｅｘ
ｔｓ　Ｉｎａｔｒ＋ｘｍｅｎｔ＠）の出版物に記載され
ている。一般に、ＮｕＢｕｍ規格は、ＮｕＢ■バス１０
に存在する４８類の信号についての論理規格、物理規格
および電気規格を指定する。それら４種類の信号にはク
ロックおよび別の識別線手段のような有用な信号と、ア
ドレス／データ信号および各種の制御信号と、仲裁信号
と、電力信号とが含まれる。それらのＮｕＢｔ１ｍ信号
のあるものが、第５図に示されて釣るＮｕＢｕｓインタ
ーフェイス９の左側に現われることがわかる。ＣＰＵ１
またはメモリ２によシ与えられた信号はインターフェイ
ス＝ｔａつて流れ、またはＣＰＩＪ　１がＮｕＢｕｓ　
ｌ　Ｑを通信することを許すことを認め、あるいはＮｔ
ＩＢｕｓ　ｌ　ＱとＣＰＵＩと通信することを許すこと
を認める。下記の表はＮｕＢｕｓインターフェイス９に
含まれているＮｕＢｕｓ状態マシンにおいて用−られる
信号を示すものである。インターフェイス９をどのよう
に実現するかは、主回路基板で使用するために選択した
特定のＣＰＵと、設計者の目標とに依存する。

第３表ＮｕＢｕｓインターフェイス９におけるＮｕＢｕｍ状態
マシンで使用する信号ＲＱＳＴ　　　　　ＮｕＢｕｍ　Ｊ＠号。アクティブ低
。バスの所有権に対する要求を示す。

ＮＵＢＵＳ　　　　プロセッサＣＰＵＩから復号され、
ＮｕＢｕｓに対するアドレス基準を示す。アクティブ低
。ＣＰＵＩからのアドレスは復号器手段において復号さ
れる。その復号器手段は当業者が容易に製作でき、バス
２５上のアドレスが＄６０００　００００〜＄ＦＦＦＦ
ＦＦＦＦ０ＮｕＢｕｓアドレス範囲にいつ入るかを決定
する。

５ＴＡＲＴ　　　　ＮｕＢａｓ信号。アクティブ低。ア
ドレスがＮｕＢｕｍ上に存在することを示す。

ＡＲＢＯ−ＡＲＢ３　　ＮｕＢｕｓ信号。アクティブ低
。ＮｕＢｕｓに対する主導権を争うバスマスタの仲裁ア
ドレス。

ＡＣＫ　　　　　ＮｔｘＢｕａｒ確認応答」信号。アク
ティブ低。

スレーブＮｕＢｕｓ装置が５ＴＡＲＴ）ランザクジョン
を確認応答する。

ＲＭＣ胱出し／修正／書込みがプロセッサＣＰＵ１バス
６と２５で行われていることを示すプロセッサＣＰＵＩ
信号。

Ａｓ　　　　　　ＣＰＵ１からのアドレス線が妥当であ
り、サイクルが要求されていることを示すプロセッサＣ
ＰＵＩアドレスストローブ。

／ＢＵＳＬＯＣＲプロセッサバス８．５．２５をＮｕＢ
ｕｍ　）ランザクジョンによりメモリ２に割込ませるこ
とができない。

ＢＳＡＣＫＸ　　　　メ篭り２からのデータストローブ
確認応答。

ＢＧ　　　　　　メモリ２状態マシン１０４に対するＮ
ｕＢｕｓヲ用いて、プロセッサバス５，６．２５がメモ
リ２と通信することをＮｕＢｕｓに許可されたことを示
すプロセッサＣＰＵ１バス許可。

Ｃ１６Ｍ　　　　プロセッサＣＰＵ１からの宕号が妥当
であることｔ−修飾するために用いられるプロセッサＣ
ＰＵＩクロック。

ＲＡＷ　　　　　ｄ出しまたは書込みが行われた時を示
すために用いられる読出し／書込み信号。

／ＢＲプロセッサバス、主としてバス６（バス１２ｔ−
介して）とバス５，２５の主導権を要求しているＮｕＢ
ｕｍからのバス要求。

／　ＢＧＡＣＫ　　　　プロセッサによるプロセッサバ
スの許可を確認応答するＮｕＢａｓ状悪マシン１０４か
らのＮｕ　Ｂｕ　ｓ信号。典型的には、ＮｕＢｕｓが、
／ＢＲ信号を発生することによりプロセッサバスの制御
を要求する。プロセッサバスに対する要求は、メモリ２
状態マシン１０４に対するＮｕＢｕｓにより受けられる
信号／ＢＧにより許可される。そのメモリ２状態マシン
１０４は、主導権をとるためにプロセッサバスの許可の
受取りの確認応答を行う。

／ＢＥＲＲ装置に誤りがあることを示すＮｕＢｕａρら
のバス誤り信号。この信号は、約２５μＳ茫こえる１ラ
ンザクジヨンを監視するＮｕＢｕｓ時間切れ状態マシン１０５により通常発生さ
れる。そのようなトランザクションは誤りでるるとバス
時間切れ状態マシンによυみなされて、信号／　ＢＥＲ
Ｒがプロセッサへ送られる結果となる。

／ＤＳ　　　　　　データストローブ：　ＮｕＢｕｓバ
スからのデータ線が妥当であり、サイクルが要求されて
いることを示すＮｕＢｕｓ信号。

プロセッサＣＰＵＩが＄６０００００００から＄　ＦＦ
ＦＦＦＦＦＦまでの物理的アドレスを発生する時に、プ
ロセッサＣＰＵ１はＮｕＢｕｓ　１０　’ｉ−典型的に
アクセスし、要求する。ＮｕＢｕｓ状態マシン１０３に
対するＣＰＵ　１は、バス２５へ結合されている主回路
基板が上の復号器が、バス２５上のアドレスが＄６と＄
Ｆを含めて＄６と＄Ｆの間に最上位の１６進畝を有する
ことを示した時に、そのような要求がめることを決定す
る。そのような状況においては、それらの復号器の出力
が／　ＮＵＢＵＳのアサートを行わせる。それから、状
態マシン１０３はＮｕＢｕｍ制御に対する要求をＮｕＢ
ｕｓクロックに同期させ、アドレス信号をＮｕＢｕｓ　
１０上にドライブするＮｕＢｕｍの主導権をＣＰＵＩが
とることができることを決定した後で、同じアドレスを
バス１０を介、して与える。

ＮｕＢｕｍ上のカードが応答するものとすると、データ
は転送される。カードが応答しなければ、ＮｕＢｕｓの
時間切れが起きてバス誤Ｖ）（／ＢＥＲＲ）がプロセッ
サへ送られる。そうすると、七のプロセッサは誤り取扱
いルーチンを通常実行させる。Ｎｕ’Ｂｕｓｓ時間切れ
状態−＋ｒシｙ１ｏｓはＮｕＢｕｍ上の５ＴＡＲＴ信号
のＮｕＢｕｍ上の確認応答（ＡＣＫ）信号の閣の時間を
監視する。それらの信号の閣の時間が２５５回のＮｕＢ
ｕｓクコツクをこえたとすると、ＮｕＢｕｇ規格に従っ
て、ＮｕＢｕｓ時間切れ状態マシンは前記したようにバ
ス誤りを発生する。第８図はＮｔｓＢｕｓインターフェ
イス９を通じて、更に詳しくいえば、ＮｕＢｕｓ状態マ
シン１０３に対するプロセッサを通じてのＮｔｓＢｕｓ
　）ランザクジョンに対するプロセッサＣＰＵ１に含ま
れる信号を示す。第８図に示されているブロック１０３
の右側にある信号はマシン１０３のＣＰＵＩ側へ向けら
れており、ＮｕＢｕａ信号である。

マシン１０３の右側は装置のＮｕＢｕ＠側であって、６
つのスロットを含む。インターフェイス９の左側は装置
のＣＰＵ１およびメモリ２部分である。ＮｕＢｕｍ側か
らマシン１０３へ入る信号（すなわち、矢印はマシン１
０３へ向けられている）は全体とし”Ｃ＋、ａＮｕＢｕ
ｉ信号であり、ＮｕＢｕ畠ｉ１にマシン１０３から出て
ゆく信号はＣＰＵＩから発生され、まｆｃはＣＰＵ１と
マシン１Ｇ３この相互作用の結果である。同様に、マシ
ン１０３に入るそのマシン１０３０ＣＰυ１側の信号は
、全体としてＣＰＵ１から、またはメモリ２から、もし
くは装置のその部分に関連する回路からの信号である。

マシン１０３と１０４のＣＰＵ１側の信号は第１図のバ
ス１２によシ伝見られ、マシン１０３と１０４のＮｕＢ
＋ｘｓ側の信号はバス１１により伝えられる。

正常なＣＰＵＩ　−１（ｕＢｕｍ　）ランザクジョンは
、アサートすべき信号／　ＮｕＢｕ凰（これは１０ＭＨ
ｚのＮｕＢｕｓクロックに同期されて−る）を待ってい
る状態マシン１０３で開始する。この信号がアサートさ
れ、他のバスマスタがＮｕＢｕｌ１０上のＲＱＳＴをア
サートしないと、前の待機状態である状態Ａから状態Ｂ
に入れられる。状態ＢはＮｕＢｕ＋ｓのＲＱＳ　’Ｉ’
信号をアサートし、同時１ｃＲＱｓＴをアサートしてい
る他の任意のバスマスタの中からＮｕＢｕｌ　１０に対
してｃｐυ１により要求を定める。ＮｕＢｕｌ規格に従
って仲裁するために、ＣＰＵ１がスロット＄０に割当て
られる。

状態Ｂの後に状態Ｃが続く。その状態Ｃの間に、他のＮ
ｕＢｕｉ　）ランザクジョンが進行中であるか、または
他のＮｕＢｕｍマスタがＮｕＢｕｓ　１０に勝ったかを
調べるために、仲裁信号と確認応答（ＡＣＫ）信号が標
本化される。トランザクションが進行中で、他のバスマ
スタが主導権争いに勝ったとすると、状態Ｃが得られる
。状態Ｂの間に他のバスマスタがバスを要求したとする
と、状態りに入る。（注：プロセッサＣＰＵ１はスロッ
ト＄Ｏからバスをアクセスし、仲裁がＮｕＢｕ−規格に
従って異なる番号を基にして行われるから、そのスロッ
トは常に他のスロットに負ける。）他のマスクがバスに
１邊たず、他のトランザクションが行われないとすると
、状態Ｅに入る。

状態ＥはＮｕＢａ−バス１０の５ＴＡＲＴ信号をアサー
トシ、ＣＰ（ＪｌからのアドレスをＮｕＢｕｓ　１Ｑヘ
トライブする。それらの状態マシン１０３と１０４およ
び一般的には装置にアドレスとデータ【一時的に格納す
るために、ラッチとバッファが用いられることを理解さ
れたい。状態Ｅの後で状態Ｆに入９、アドレスされたカ
ードからの確認応答信号（ＡＣＫ）を待つ。確認応答信
号がＮｔｒＢｕｉ　ｌ　Ｑでアサートされ、他のマスタ
がＮｕＢｕｓ　ｊυ″ｆ：要求していなければ、状態Ｇ
に入る。そうするとプロセッサＣＰＵ　１に対するＤＳ
ＡＣＫｚ信号が発生されてこの処理サイクルを終る。状
態Ｇの間に他のマスタがＲＱＳＴｉアサートしないと状
態Ｈに入る。この状態はＮｕＢｕｓｌＧが「パークされ
ている」状態である、すなわち、プロセッサＣＰＵ１か
らの第２のＮｕＢｕｓ　）ランザクジョンが状態Ｅへ直
接行くことができて、状態Ａの代りにＮｕＢｕｍアクセ
スを開始させることができる状態である。状態Ｆ、Ｇま
たはＨ゛の間にＲＱＳＴがアサートされるとすると、現
在のバスマスタを決定するためにＮｕＢｕｍ　１Ｑを再
び仲裁しなければならず、状態Ｈではなくて状ＢＡが待
機状態になる。それら一連の状態を周知の状態マシン技
術で実行できる。下の表はＮｕＢｕｓに対するＣＰＵ１
状態マシンにより実行されるＮｔＩＢｕｓインターフェ
イスに対するプロセッサＣＰＵ１に含まれている状態と
信号を要約して示すものである。

第１表ＮｕＢｕｍ状態に対するプロセッサＣＰＵ　ＩＡ　　　
　　　　　アイドル状態。プロセッサＣＰＵ　１がＮｔ
ｘＢｕｉアドレスアクセスを発生すること（＄６０００
　００００から＠ＦＦＦＦ　ＦＦＦＦｔでの記憶場所を
アドレスする）および（カードからの）ＲＱＳＴをＮｕＢｕａスロット中のカードによりデアサ
ートすることを待つ。

Ｂ　　ＲＱＳＴ　　　　ＮｕＢｕｓ喪求。プロセッサＣ
ＰＵ１がＮｕＢｔｉｓバスを要求し他のＲＱＳＴがアサ
ートされない。

ＣＲＱＳＴ　　　　仲裁に勝つ試験。プロセッサＣＰＵ
１は仲裁番号Ｏであるから、仲裁線は全てデアサートすべきである。最後のサイクルがＡＣＫを待っていたとすれば、そのｔまでいる。仲裁線がアサートされたならば、次の５ＴＡＲＴｔランザクジヨ
ンの後で丹び試みる。

Ｄ　　ＲＱＳＴ　　　　仲裁の次の巡回を待つ。５ＴＡ
ＲＴは、仲裁の次の巡回を利用できることを示す。

Ｆ　　ＡＯ〜Ａ３１　　　　ＡＣＫを待つ。スレーブ装
置からの確認応答を待つ。ＣＰＵ１がＮｕＢｕｓ装Ｒ（
たとえばカード）に書いているならばＣＰＵ１はＡＯ〜Ａ３１　（ＮｕＢｕｓ　）をア
サートする。バスが「パークさせられた」ままであるかどうかを判定するためにＲＱＳＴがアサートされたかどうかに注意する。ＲＱＳＴがアサートされたとすれば、状態Ｇの後で状態マシンは状態Ａヘリサイクルする。

は「パークさせられた」１まである。

ＨＮｕＢｕｍに対する次のプロセッサＣＰＵ１トランザ
クシヨンを待つ。次のサイクルへの迅速な開始を行えるようにするためにＮｕＢｕｓは「パーク」させられたままで
ある。

第８図に示されている状態マシン１ｃＰＵ１から０ＣＰ
Ｕｌ（０７ドレス信号（ＡＯ−Ａ３１）をバス２５を介
して受ける。状態マシン１０３の右側に現われる信号は
ＮｕＢｔｓａ信号である。状態マシン１０３の左側のめ
る信号も、クロック信号／ＣＭＩＯＭおよびＣ２０Ｍ、
　／ＮｕＢｓｓ＋ｓのようなＮｔｓＢｕａ信号でもある
が、後者はＮｕＢｕｓアドレスを発生することによｐ　
ＣＰＵ１によって発生させられる。

ＣＰＵ１バス状態マシン１０４に対するＮｕＢｕｉは、
第９図に示すように、ＮｕＢｔｌｍからのメモリ２（こ
のメモリはＲＡＭ、　ＲＯＭおよびＩｌｏを含む）に対
するアクセスを行うためのものでおる。一実施例におい
てば、５ｏｏｏｏ　　ｏｏｏｏから＄５ＦＦＦ　ＦＦＦ
ＦまでのアドレスがＮｕＢｔｌｍへ与えられたとすると
、プロセッサバス状態マシン１０４に対するＮｕＢｕｓ
はＣＰＵ１からプロセッサバスを要求し、アドレスに対
するアクセスを実行する別の実施例（第１０図シについ
ても説明する。この実施例においてｒよ、メモリ２のＲ
ＡＭに対するアクセスは５ｏｏｏｏ　ｏｏｏ。

〜＄３ＦＦＦ　　ＦＦＦＦをアドレスすることにより行
われ、主回路基板のＲＯＭまたはＩｌｏに対するアクセ
スは＄ＦＯＯ０００００〜＄ＦＯＦＦ　ＦＦＦＦをアド
レスすることにより行われる。通常は、データがＮｕＢ
ｕｓマスタ（すなわち、ＮｕＢｕｓスロット内のカート
ンへ送られ、またはＮｕＢｕｓマスタから送られた後で
、プロセッサバス５と６の制御がプロセッサＣＰＵ１へ
戻される。

下の表はＣＰｔＪ１バスに対するＮｕＢｕｉのトランザ
クションにおいて含まれる状態と信号を示すもので６る
。

第５表Ａ１　　　　　　　　アイドル状態。プロセッサバス場
所（たとえば、５ｏｏｏｏ　　ｏｏｏｏ〜＄３ＦＦＦ　
　ＦＦＦＦ’；しよび５ＦＯＯＯ００００〜＄ＦＯＦＦ
　　ＦＦＦＦ）に対するＮｕＢｕ＠１０上のアドレスを
待つ。

プロセッサバスがロックされず（たとえば、ＣＰＵ１のバスロック信号のアサートによりプロセッサバスをロックすることにより）、ＣＰＵ１がＮｕＢｕｓのアクセスを行わないとすると、プロセッサ
バスが要求される。

バスロックがアサートされたとすると、バスロックが再びアサートされるまでメモリ２のＮ１１Ｂｕｓアクセスが遅らされて、
状態はＡ１に留まる。

ＢＩ　　ＢＲアサートされたバス要求。メモリ２に対す
るＮｕＢｕｓ　）ランザクジョンのためのプロセッサバ
スのＮｕＢｔｌｍによる要求。バス許可をアサートする
ためにＣＰＵ１を待ち。アドレスストローブをデアサートする。

ＣＩ　　ＢＧＡＣＫ、　　　プロセッサバスの主導権争
いをアサ（バス６上）Ｒ／ＷＥＩ　　ＤＯ〜Ｄ３１　　　メモリ２からのデータを待
つ（またＤＳＡＣＫ　　　は、データが妥当である間は
メモリ２へ書込む）。

サイクルの終りを示すためにメモリ２からデータストローブ確認応答（ＤＳＡＣＫ）を待つ。

ツサバスを制御して次のサイクルが続行するかどうかの判定を待つ。ロック注意信号をアサートすることにｊｐＮｕＢｕｍはプロセッサバスにロックできる。その
ロック注意信号に、零注意信号がアサートされるまで、ＣＰＵ１の争い無しに、いくつかのトランザクジョンに対して、ＣＰＵ１にプロセッサバスの制＃を止めさせる。

ロック注意信号のアサートによって状態Ｂ１から状態Ｆ１まで循環させられる。

ＣＰＵ１バスに対するＮｕＢｕａのトランザクションは
第５表に示されている状態ＡＩで始まる。その状態にお
いＣぼ状１機マシン１０４はメモ＋７２＋２）記憶空間
（たとえば、＄００００　００００〜８３ＦＦＦ　ＦＦ
ＦＦまたは第１０図に示されて−る別の実施例では、＄
００００　００００〜＄３ＦＦＦ　　ＦＦＦＦＢ！び＄
ＦＯＯ０００００−＄ＦＯＦＦ　ＦＦＦＦ）内ノＮｕＢ
ｕｓ１０におけるアドレスを待つ。プロセッサバスへの
ＮｕＢｕｓアクセスは、このアドレス空間に対する全て
のＮｕＢｕｓ　）ランザクジョンをこのアドレス空間に
１−後で丹ひ行う」応答で確認応答させるバスロック信
号をアサートすることにょ夛阻止できる。

アドレスがメモリ２の記憶空間に６９、バスロックがア
サートされないとすると、状態Ｂ１に入る。

状ＭＨＩにおいては、バス要求（Ｂｕｉ　Ｒｅｑｕｅｓ
ｓｔ）に応答するバス許可（Ｂｕｓ　Ｇｒａｎｔ）を発
生することによりＣＰｏｌはプロセッサバスを解放する
。バス許可は、次の状態Ｃ１におけるバス許可確認応答
によりＮｕＢｕ＠装置によって確認応答される。状態Ｄ
１とＥｌにおいてアドレスはプローツ丈アドレスバスヘ
トライブてれ、データが転送される。

ＮｕＢｕａ　ＡＣＫ信号がＮｕＢｕｓ　１０第２いてア
サートでれた時にトランザクションは状態Ｆ１第２いて
終了させられる。

第１０図に示されている別の実施例においては、ＮｕＢ
ｔｓｓ装置は５ｏ００ｏ　　０００ｏ　〜８３ＦＦＦ　
ＦＦＦＦ（スロット空間＄Ｏ）の範囲のアドレスを呈示
することによりメモリ２のＲＡＭをアクセスする。この
実施例においては、ＮｕＢｕｓ装置は、＄ＦＯＯＯ００
００〜＄ＦＯＦＦ　ＦＦＦＦの範囲のアドレスｔＮｔｓ
Ｂｕｓ　１０に呈示することにより、主回路基板のＲＯ
Ｍ記憶メモリ空間の一部と、主口路基恢のＩ１０記憶空
間の一部（これは通常はＩｌｏの使用のためにとってお
かれる物理的アドレスでめるりを間接的にアクセスする
。この実施例においてイよ、ＮｕＢｕａ　ｌ　Ｏにおけ
る＄４０００　００００〜＄５ＦＦＦＦＦＦＦの範囲の
アドレスはＲＯＭ　ｔたはＩｌｏをアクセスせず、その
範囲のＣＰＵ１バスにおけるアドレスが見金な主回路基
板ＲＯＭとＩｌｏの記憶空間をアクセスする。ＮｕＢａ
＠規格を守ると、ＮｕＢｕｓがアクセスできる主回路基
板のＲＯＭの部分（少くともスロット＄０へ割当てられ
てｉる）がスロット壁間＄Ｏの１番上に置かれる。スロ
ット空間＄０内のメモリの主回路基板ＲＯＭと主回路基
板のＲＡＭの間への特定の割当ては設計者の要求に依存
する。

一実施例においては、ＮｕＢｕｓ　１０におけるアドレ
ス５Ｆ０８０００００〜＄ＦＯＦＦ　ＦＦＦＦに対する
アドレスが主回路基板のＲＯＪすなわち、メモリ２のＲ
ＯＭ）の８メガバイト領域に対するアクセスを行い、Ｎ
ｕＢｕｓ　ｌ　Ｑにおける＄ＦＯＯＯ００００〜＄Ｆ０
７Ｆ　ＦＦＦＦに対するアドレスがＩ１０記憶空間の８
メガバイト領域をアクセスするように、スロット空間＄
０が半分に分けられる。ＲＯＭ記憶空間とＩ１０記憶空
間の特定の８メガバイト部分は、メモリＮｉ１Ｂｕｓ装
置のどの領域を使用することを必要または欲するかに依
存する。全体の装置（主回路基板）のＲＯＭおよび主回
路基板Ｉ１０はスロット空間＄０の１６メガバイト領域
に適合する。スロット空間＄０中のＮｕＢｔ１ｍアドレ
スから適切なＲＯＭおよびＩｌｏの適切な場所まで復号
を行わせるために周知の復号器を使用できる。

【図面の簡単な説明】

第１図は６個のスロットがＮｕＢｕｓバスへ結合されて
いる、本発明の好適な実施例の全体的なコンピュータ装
置のブロック図、第２図は本発明の実施例の物理的アド
レス記憶空間のマツプを示す図、第３図は本発明の好適
な実施例に対する記憶空間の割当てを示す物理的アドレ
ス記憶空間のマツプを示す図、第１図は本発明の主回路
基板に使用する本発明の印刷回路基板（カード）を示す
図、第５図は主回路基板にマイクロプロセッサを有する
ＮｕＢｕｓインターフェイスを示すブロック図、第６図
はＮｕＢｕｓバスに使用するために構成された徨々のＮ
ｕＢｕｍクロックを示すブロック図、第７図は種々のＮ
ｕＢｔ１ｍクロックの位相関係を示す波形図、第８図に
主回路基板プロセッサとＮｕＢｕｓスロット中のＮｕＢ
ｕｓカードの間のインターフェイスを示すブロック図、
第９図は主回路基板プロセッサバスインターフェイスに
対するＮｕＢｕｓを示すブロック図、第１０図はスロッ
トのための小さい空間の上側部分をアドレスすることに
よυメモリのｉ（ＯＭ部分をカードがアクセスする、Ｎ
ｕＢｕｓスロット中のカードから見たアドレス記憶空間
割当てを示す図、第１１図は本発明のコンピュータ装置
の主回路基板の斜視図、第１２図は本発明のカードで用
いられるり号器の一例の回路図、第１３図は本発明のコ
ンピュータ装置のブロック図、第１４図は本発明の主回
路基板に使用する本発明の印刷回路基板（カード）を示
す図である。２．６２Φや・・メモリ、３・・・・ＣＰＵ、５゜６．
２５・・・・プロセッサバス、７，３６・・拳・Ｉ１０
回路、８・−・・ディスクドライブ、９ｍｓ・争インタ
ーフェイス、１０，１２０・・・ΦＮｕＢｕｓ、１３．
１９〜２４，１５０　・・争・相互接続バス、２８〜３
４，１３０〜１４４　　・・・・スロット、ｓ　ｏ　　
、　　５０＆　　・　・　・　・カード、　５２〜５５
・　・　・　・端子、６０・・・・復号器、１１・・・
・制御器、７０．７３嗜拳・・比較器。

Claims

【特許請求の範囲】

（１）中央処理装置と、おのおの印刷回路板カードを受
けるようにされたスロットと、前記中央処理装置（ＣＰ
Ｕ）へ結合されてそのＣＰＵから記憶場所のアドレスを
受け、データを前記ＣＰＵへ与えるメモリとを含む主回
路基板を備え、前記メモリは前記主回路基板と前記カー
ドの少くとも一方に配置され、前記主回路基板は、前記
メモリへ結合されてデータを前記メモリへ与え、かつ前
記ＣＰＵへ結合されてそのＣＰＵから制御信号を受ける
入力／出力回路を含み、前記主回路基板は１６個より少
いスロットを有し、前記主回路基板は前記ＣＰＵと前記
メモリへ結合されて前記メモリをアドレスする３２ビッ
トアドレスバスを含み、前記ＣＰＵは、前記３２ビット
アドレスバスを介して前記メモリをアドレスするために
２＾３＾２種類のアドレスを発生するアドレス発生手段
を含み、前記２＾３＾２種類のアドレスは場所＄０００
０　００００から場所＄ＦＦＦＦ　ＦＦＦＦに及び、前
記場所は１６進記法であり、各前記スロットはコンピュ
ータ装置において異なる数を有し、かつ前記メモリをア
ドレッシングするために前記バスへ結合され、各前記ス
ロットは前記主回路基板上の異なる識別線手段へ結合さ
れ、その各異なる識別線手段はその識別線手段が結合さ
れているスロットへ異なる信号を与え、前記異なる信号
は異なる番号の特定のスロットを識別する特定のスロッ
トに対するものであり、前記異なる番号の特定のスロッ
トは（ＩＤ）であり、２５６メガバイトの記憶空間が場
所＄（ＩＤ）０００　００００で始り、場所＄（ＩＤ）
ＦＦＦ　ＦＦＦＦで終るように、前記異なる番号は各前
記スロットに対して２５６メガバイトの記憶空間を留保
し、それによりスロットＸ中の任意のカードが、場所＄
Ｘ０００　００００で始って場所＄ＸＦＦＦ　ＦＦＦＦ
で終る留保された記憶空間を有し、前記場所が１６進記
法であることを特徴とするコンピュータ装置。
（２）中央処理装置（ＣＰＵ）と、おのおの印刷回路板
カードを受けるようにされたスロットと、前記ＣＰＵへ
結合されてそのＣＰＵから記憶場所のアドレスを受け、
データを前記ＣＰＵへ与えるメモリとを含む主回路基板
を備え、前記メモリは前記主回路基板と前記カードの少
くとも一方に配置され、前記主回路基板は、前記メモリ
へ結合されてデータを前記メモリへ与え、かつ前記ＣＰ
Ｕへ結合されてそのＣＰＵから制御信号を受ける入力／
出力回路を含み、前記主回路基板は１６個より少いスロ
ットを有し、前記主回路基板は前記ＣＰＵと前記メモリ
へ結合されて前記メモリをアドレスする３２ビットアド
レスバスを含み、前記ＣＰＵは、前記３２ビットアドレ
スバスを介して前記メモリをアドレスするために２＾３
＾２種類のアドレスを発生するアドレス発生手段を含み
、前記２＾３＾２種類のアドレスは場所＄００００　０
０００から場所＄ＦＦＦＦ　ＦＦＦＦに及ぶメモリアド
レス空間を形成し、前記場所は１６進記法であり、各前
記スロットはコンピュータ装置において異なる番号を有
し、かつ前記スロット内の前記カード上に配置されてい
るメモリのためのアドレスを受けるために前記３２ビッ
トバスへ結合され、各前記スロットは前記主回路基板上
の異なる識別線手段へ結合され、その各異なる識別線手
段はその識別線手段が結合されているスロットへ異なる
信号を与え、前記異なる信号は前記異なる信号を受ける
異なる番号のスロットを設けるパーソナル用のコンピュ
ータ装置において、＄Ｘを＄０から＄Ｅまでの任意の整
数であるとして、＄Ｘ０００　００００から＄ＸＦＦＦ
　ＦＦＦＦまでの範囲の２５６メガバイトの記憶空間が
、＄Ｘに等しい異なる番号を有するスロット中のカード
上のメモリのために留保されることを特徴とするパーソ
ナル用のコンピュータ装置。
（３）アドレス信号とデータ信号および制御信号を伝え
る３２ビットアドレスバスを含むシステムバスを有する
主回路基板を備え、前記システムバスはほぼＮｕＢｕｓ
バスであり、前記主回路基板は、おのおの印刷回路板カ
ードを受けるようにされたスロットを更に備え、各前記
スロットは、前記バスからアドレス信号とデータ信号を
受けて、アドレス信号とデータ信号を前記バスへ与える
ために前記システムバスへ結合され、前記主回路基板は
１６個より少いスロットを有し、１つのスロットの中に
第１のカードが挿入され、別のスロットの中に第２のカ
ードが挿入され、前記第１のカードは前記１つのスロッ
トを介して前記システムバスへ結合され、前記第２のカ
ードは前記１つのスロットを介して前記システムバスへ
結合され、前記第１のカードはＣＰＵと第１のメモリを
含み、そのＣＰＵと第１のメモリは前記第１のカード上
のカードバスを介して一緒に結合され、前記ＣＰＵと前
記第１のメモリは前記システムバスへ結合され、前記第
２のカードは第２のメモリと復号器手段を含み、その復
号器手段は、前記第２のメモリが前記システムバスから
アドレスを受けて、データを前記システムバスへ与える
ことができるようにするために、前記第２のメモリを前
記システムバスへ結合し、前記第１のメモリと前記第２
のメモリをアドレスするために、前記ＣＰＵは２＾３＾
２種類のアドレスを発生するアドレス発生手段を有し、
各前記スロットはコンピュータ装置において異なる番号
を有し、かつ前記メモリをアドレッシングするために前
記バスへ結合され、各前記スロットは前記主回路基板上
の異なる識別線手段へ結合され、その各異なる識別線手
段はその識別線手段が結合されているスロットへ異なる
信号を与え、前記異なる信号は異なる番号の特定のスロ
ットを与えるその特定のスロットに対するものであり、
前記別のスロットは＄Ｘに等しい異なる番号を有し、前
記復号器手段が、前記別のスロットに対する異なる信号
である＄Ｘに等しい信号を受けるように、前記復号器手
段は前記別のスロットに対する異なる識別線手段へ結合
され、１６進数である前記異なる番号が前記アドレスの
最上位の１６進数に等しくなる時を決定するために、前
記復号器手段は、前記異なる番号を、前記システムバス
に現われるアドレスの最上位の１６進数と比較し、＄Ｘ
０００　００００と＄ＸＦＦＦ　ＦＦＦＦの間のアドレ
スが前記システムバスに現われた時に前記第２のメｃ鰍■■■Aドレスされるように、１６進法の前記異な
る番号が前記アドレスの最上位の１６進数に等しくなっ
た時に、前記第２のメモリをアドレスしてデータを与え
ることができるようにし、それにより＄Ｘ０００　００
００から始って＄ＸＦＦＦ　ＦＦＦＦで終る２５６メガ
バイトの記憶空間が前記第２のカード上のメモリのため
に留保されることを特徴とするコンピュータ装置。
（４）コンピュータ装置の主回路基板上の印刷回路板カ
ードを受けるようにされているスロット上の協働する端
子へ電気的に接続するようにされている端子を有し、前
記主回路基板は中央処理装置（ＣＰＵ）と、前記ＣＰＵ
へ結合されてそのＣＰＵから記憶場所のアドレスを受け
、データを前記ＣＰＵへ与えるメモリと、前記ＣＰＵと
前記メモリへ結合され前記メモリをアドレスする３２ビ
ットアドレスバスと、前記メモリへ結合されてデータを
そのメモリへ与え、かつ前記ＣＰＵへ結合されてそのＣ
ＰＵから制御信号を受ける入力／出力回路を含み、前記
スロットは前記３２ビットアドレスバスへ結合され、前
記ＣＰＵは場所＄００００　００００から場所＄ＦＦＦ
Ｆ　ＦＦＦＦに及ぶ２＾３＾２種類のアドレスを発生す
るアドレス発生手段を含み、前記場所は１６進記法であ
り、前記スロットはコンピュータ装置において異なる番
号を有し、かつ前記主回路基板上の異なる識別線手段へ
結合され、前記異なる識別線手段は異なる信号を前記ス
ロットへ与え、前記異なる信号は前記スロットの異なる
番号を識別し、前記カードは、前記異なる識別線手段へ
結合されて前記異なる信号を受ける復号手段を有し、こ
の復号手段は前記異なる番号を前記３２ビットアドレス
バス上に現われるアドレスと比較し、前記スロットの前
記異なる番号がＸである場合に、２５６メガバイトの記
憶空間が場所＄Ｘ０００　００００で始り、場所＄ＸＦ
ＦＦ　ＦＦＦＦで終るように前記復号手段は２５６メガ
バイトの記憶空間を前記スロットに対して留保させ、前
記場所は１６進記法であることを特徴とする印刷回路板
カード。
（５）コンピュータ装置の主回路基板上の印刷回路板カ
ードを受けるようにされているスロット内の協働する端
子へ電気的に接続するようにされている端子を有し、前
記主回路基板は中央処理装置（ＣＰＵ）と、前記ＣＰＵ
へ結合されてそのＣＰＵから記憶場所のアドレスを受け
、データを前記ＣＰＵへ与える第１のメモリと、前記Ｃ
ＰＵからアドレスを受けるために前記ＣＰＵへ結合され
る３２ビットアドレスバスと、前記第１のメモリへ結合
されてデータをその第１のメモリへ与え、かつ前記ＣＰ
Ｕへ結合されてそのＣＰＵから制御信号を受ける入力／
出力回路を含み、前記スロットは前記３２ビットアドレ
スバスへ結合され、前記ＣＰＵは場所＄００００　００
００から場所＄ＦＦＦＦ　ＦＦＦＦに及ぶ２＾３＾２種
類のアドレスを発生するアドレス発生手段を含み、前記
場所は１６進記法であり、前記スロットはコンピュータ
装置において異なる番号を有し、かつ前記主回路基板上
の異なる識別線手段へ結合され、前記異なる識別線手段
は異なる信号を前記スロットへ与え、前記異なる信号は
前記スロットの異なる番号を識別し、前記カードは、そ
のカード上に配置されたメモリを有し、この第２のメモ
リは、メモリ場所のアドレスを受け、かつデータを前記
アドレスバスを介して与えるために、前記３２ビットア
ドレスバスを介して前記ＣＰＵへ選択的に結合され、か
つ前記第２のメモリは、第１のサイクル中にアドレスを
与え、第２のサイクル中に前記アドレスに配置されてい
るデータを受ける前記３２ビットアドレスバスへ結合さ
れ、前記カードは、前記異なる識別線手段へ結合されて
前記異なる信号を受ける復号器手段を更に有し、１６進
法の前記異なる番号が前記アドレスの最上位１６進数に
等しくなった時を決定するために、前記復号器手段は前
記異なる番号を前記アドレスの最上位の１６進数と比較
し、前記スロットの前記異なる番号がＸである場合に、
＄Ｘ０００　００００と＄ＸＦＦＦ　ＦＦＦＦの間のア
ドレスが前記３２ビットアドレスバスに現われた時に前
記第２のメモリが常にアドレスされるように、１６進法
の前記異なる番号が前記アドレスの最上位１６進数に等
しくなった時に、前記復号器手段は前記第２のメモリを
アドレスしてデータを与えることができるようにし、そ
れにより、前記スロット中の前記カードのために２５６
メガバイトの記憶空間が留保され、その２５６メガバイ
トの記憶空間は場所＄Ｘ０００　００００で始って A場所＄ＸＦＦＦ　ＦＦＦＦで終ることを特徴とする印
刷回路板カード。