JPS63316396A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63316396A JPS63316396A JP62152769A JP15276987A JPS63316396A JP S63316396 A JPS63316396 A JP S63316396A JP 62152769 A JP62152769 A JP 62152769A JP 15276987 A JP15276987 A JP 15276987A JP S63316396 A JPS63316396 A JP S63316396A
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＲＡＭ （ランダム・アクセス・メモリ）
の機能と可変長シフトレジスタの機能を、必要に応じて
使い分けることのできる半導体記憶装置に関するもので
ある。
の機能と可変長シフトレジスタの機能を、必要に応じて
使い分けることのできる半導体記憶装置に関するもので
ある。
第６図は本件出願人によりすでに出願されている可変長
シフトレジスタの構成を示すブロック図であり、図にお
いて６１はｎビット×に行のメモリセルアレイ、６２は
外部クロックφにより動作し、リセット信号Ｒ５により
リセット可能な行アドレスカウンタ、６３はｍビットバ
イナリ値として外部から設定される遅延量ＤＡ、〜ＤＡ
、とアドレスカウンタ６２出力Ａ１〜八〇との一致）食
出を行い、一致を検出した時に上記アドレスカウンタに
対してリセット信号Ｒ３を出力する一致検出回路、６４
は行選択のためのデコーダ、６５はデータ入力回路、６
６はデータ出力回路、６７はデータ入出力回路６５．６
６の読み出し、書き込みを制御するコントロール回路で
ある。
シフトレジスタの構成を示すブロック図であり、図にお
いて６１はｎビット×に行のメモリセルアレイ、６２は
外部クロックφにより動作し、リセット信号Ｒ５により
リセット可能な行アドレスカウンタ、６３はｍビットバ
イナリ値として外部から設定される遅延量ＤＡ、〜ＤＡ
、とアドレスカウンタ６２出力Ａ１〜八〇との一致）食
出を行い、一致を検出した時に上記アドレスカウンタに
対してリセット信号Ｒ３を出力する一致検出回路、６４
は行選択のためのデコーダ、６５はデータ入力回路、６
６はデータ出力回路、６７はデータ入出力回路６５．６
６の読み出し、書き込みを制御するコントロール回路で
ある。
次に動作について説明する。
上記のように構成された可変長シフトレジスタにおいて
アドレスカウンタ６２の値が１にクリアされ、外部から
１段の遅延が設定された場合の動作を説明する。
アドレスカウンタ６２の値が１にクリアされ、外部から
１段の遅延が設定された場合の動作を説明する。
メモリセルアレイ６１はアドレス１に対応する行の内容
をコントロール回路６７０指令に従って読み出し、続い
て同じ行にデータＤＩをピントパラレルにオーバライド
する。アドレスカウンタ６２はクロックφの立ち下がり
でカウントアンプし、デコーダ６４はクロックφの立ち
上がりでアドレスカウンタ６２の出力Ａ、〜Ａ、をとり
込み、デコードを実行し、特定の行を指定する。メモリ
セルアレイ１はアドレスカウンタ６２の値からデコーダ
６４に指定される行にコントロール回路６７の指令に従
って、読み出し、書き込みを順次行い、（ｌ−１）番目
のクロックの立ち上がりで、デコーダ６４はカウンタ６
２の値（ｌ−１）をラッチするので、メモリセルアレイ
６１は（ｊ！−１）行目に対してデータ読み出し、書き
込み動作を行う。
をコントロール回路６７０指令に従って読み出し、続い
て同じ行にデータＤＩをピントパラレルにオーバライド
する。アドレスカウンタ６２はクロックφの立ち下がり
でカウントアンプし、デコーダ６４はクロックφの立ち
上がりでアドレスカウンタ６２の出力Ａ、〜Ａ、をとり
込み、デコードを実行し、特定の行を指定する。メモリ
セルアレイ１はアドレスカウンタ６２の値からデコーダ
６４に指定される行にコントロール回路６７の指令に従
って、読み出し、書き込みを順次行い、（ｌ−１）番目
のクロックの立ち上がりで、デコーダ６４はカウンタ６
２の値（ｌ−１）をラッチするので、メモリセルアレイ
６１は（ｊ！−１）行目に対してデータ読み出し、書き
込み動作を行う。
そして（１−１）番目のクロックφが立ち下がるとき、
アドレスカウンタ６２はカウントアツプし、その出力値
がｌになり、−数構出回路６３において設定（ｔｌＡ、
−ＤＡ、とカウンタ出力Ａ、〜Ａ１が一致するので、−
数構出回路６３はリセ・ノド信号Ｒ３を出力し、アドレ
スカウンタ６２をアドレス１にクリアする。
アドレスカウンタ６２はカウントアツプし、その出力値
がｌになり、−数構出回路６３において設定（ｔｌＡ、
−ＤＡ、とカウンタ出力Ａ、〜Ａ１が一致するので、−
数構出回路６３はリセ・ノド信号Ｒ３を出力し、アドレ
スカウンタ６２をアドレス１にクリアする。
従って、１番目のクロックφの立ち上がりでデータにラ
ッチされるアドレスは１であり、メモリセルアレイ６１
は１行目に書き込まれている最初のデータを読み出し、
次に（１＋１）番目の入力データをオーバーライドする
。
ッチされるアドレスは１であり、メモリセルアレイ６１
は１行目に書き込まれている最初のデータを読み出し、
次に（１＋１）番目の入力データをオーバーライドする
。
上記動作を繰り返すことにより、４段（ｌ≦２″）遅延
のシフトレジスタを構成できる。
のシフトレジスタを構成できる。
上述の本件出願人により発明された可変長シフトレジス
タは以上のように構成されており、記憶デバイスとして
メモリセルを用いているため簡単な構成で大容量化と低
消費電力化を実現している。
タは以上のように構成されており、記憶デバイスとして
メモリセルを用いているため簡単な構成で大容量化と低
消費電力化を実現している。
しかしながら上記メモリセルはシフトレジスタとして用
いられランダムアクセスメモリとしては使用できないた
め、使用効率が悪いという問題点があった。
いられランダムアクセスメモリとしては使用できないた
め、使用効率が悪いという問題点があった。
この発明は上記ような問題点を解消するためになされた
もので、ランダムアクセスメモリとしても可変長シフト
レジスタとしても使用できる半導体記憶装置を得ること
を目的とする。
もので、ランダムアクセスメモリとしても可変長シフト
レジスタとしても使用できる半導体記憶装置を得ること
を目的とする。
この発明に係る半導体記憶装置は、上述の構成の可変長
シフトレジスタの遅延量設定端子をアドレス信号または
遅延量設定値が入力される外部アドレス端子とするとと
もに、上記外部アドレス端子より入力されるアドレスが
変化したか否かを検出するアドレス変化検出回路と、外
部アドレス端子の入力信号が固定され、外部クロックが
入力される時にはアドレスカウンタの出力を、外部アド
レス端子の入力信号が変化し、上記外部クロックが入力
されない時には上記外部アドレス端子の入力信号をデコ
ーダに対して出力するアドレスセレクタとを備えたもの
である。
シフトレジスタの遅延量設定端子をアドレス信号または
遅延量設定値が入力される外部アドレス端子とするとと
もに、上記外部アドレス端子より入力されるアドレスが
変化したか否かを検出するアドレス変化検出回路と、外
部アドレス端子の入力信号が固定され、外部クロックが
入力される時にはアドレスカウンタの出力を、外部アド
レス端子の入力信号が変化し、上記外部クロックが入力
されない時には上記外部アドレス端子の入力信号をデコ
ーダに対して出力するアドレスセレクタとを備えたもの
である。
この発明においては外部アドレス端子の入力が変化する
か否か及び外部、クロックが入力されるか否かによりア
ドレスセレクタを制御し、デコーダに対してアドレスカ
ウンタ出力あるいは外部アドレス端子の入力信号のいず
れを出力するかを切り換えるように構成したから可変長
シフトレジスタとしてもランダムアクセスメモリとして
も動作することができる。
か否か及び外部、クロックが入力されるか否かによりア
ドレスセレクタを制御し、デコーダに対してアドレスカ
ウンタ出力あるいは外部アドレス端子の入力信号のいず
れを出力するかを切り換えるように構成したから可変長
シフトレジスタとしてもランダムアクセスメモリとして
も動作することができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体記憶装置を示す構成
図であり、図において１はｎビ・７ト×に行のメモリセ
ルアレイ、２は外部クロ・ツクφにより動作し、リセッ
ト信号Ｒ３によりリセット可能な行アドレスカウンタ、
３はｍビ・ノドバイナリ値として外部から設定されるア
ドレスデータＤＡＩ 〜ＤＡ、とアドレスカウンタ２出
力ＣＡＩ〜ＣＡ、との−数構出を行い、−敗を検出した
時に上記アドレスカウンタに対してリセット信号Ｒ８を
出力する一致検出回路、４は行選択のためのデコーダ、
５はデータ入力回路、６はデータ出力回路、７はデータ
入出力回路５．６の読み出し。
図は本発明の一実施例による半導体記憶装置を示す構成
図であり、図において１はｎビ・７ト×に行のメモリセ
ルアレイ、２は外部クロ・ツクφにより動作し、リセッ
ト信号Ｒ３によりリセット可能な行アドレスカウンタ、
３はｍビ・ノドバイナリ値として外部から設定されるア
ドレスデータＤＡＩ 〜ＤＡ、とアドレスカウンタ２出
力ＣＡＩ〜ＣＡ、との−数構出を行い、−敗を検出した
時に上記アドレスカウンタに対してリセット信号Ｒ８を
出力する一致検出回路、４は行選択のためのデコーダ、
５はデータ入力回路、６はデータ出力回路、７はデータ
入出力回路５．６の読み出し。
書き込みを制御するコントロール回路である。コントロ
ール回路７は外部ＷＥ信号を受けて、ＷＥ。
ール回路７は外部ＷＥ信号を受けて、ＷＥ。
ＯＥ倍信号出力する。なお、ＷＥ信号は書き込みイネー
ブル信号であり、ＷＥが“１゛の期間、入力データＤＩ
ｔ〜Ｄ１．をデータ入力回路を介して、メモリセルアレ
イ１へ書き込み可能な状態にする。また、ＯＥ倍信号出
力イネーブル信号であり、ＯＲ力び１３の期間、メモリ
セルアレイｌのストア情報をデータ出力回路を介して、
読み出し可能な状態にする。また、８はアドレス変化検
出図ｆｍ、９−１〜９−ｍはアドレスセレクタ回路であ
る。アドレスセレクタ回路９は外部から入力されるアド
レスデータＤ Ａ ＋ 〜ＤＡ、と、アドレスカウンタ
２出力ＣＡ、−ＣＡ、のいずれか一方を選択して通過さ
せる回路である。１０は外部アドレス端子であり、本実
施例をＲＡＭとして用いる時はアドレス信号が入力され
、可変長シフトレジスタとして用いる時は、設定遅延量
をセットする端子である。
ブル信号であり、ＷＥが“１゛の期間、入力データＤＩ
ｔ〜Ｄ１．をデータ入力回路を介して、メモリセルアレ
イ１へ書き込み可能な状態にする。また、ＯＥ倍信号出
力イネーブル信号であり、ＯＲ力び１３の期間、メモリ
セルアレイｌのストア情報をデータ出力回路を介して、
読み出し可能な状態にする。また、８はアドレス変化検
出図ｆｍ、９−１〜９−ｍはアドレスセレクタ回路であ
る。アドレスセレクタ回路９は外部から入力されるアド
レスデータＤ Ａ ＋ 〜ＤＡ、と、アドレスカウンタ
２出力ＣＡ、−ＣＡ、のいずれか一方を選択して通過さ
せる回路である。１０は外部アドレス端子であり、本実
施例をＲＡＭとして用いる時はアドレス信号が入力され
、可変長シフトレジスタとして用いる時は、設定遅延量
をセットする端子である。
第２図は第１図の一致検出回路３の一実施例を示す図で
あり、図において、２１は外部から設定されるアドレス
データＤＡ直 （１≦ｉ≦ｍ）と前記アドレスカウンタ
２の出力ＣＡ ４をクロックφによりラッチするランチ
回路、Ｘ０ＲＩ −ＸＯＲ。
あり、図において、２１は外部から設定されるアドレス
データＤＡ直 （１≦ｉ≦ｍ）と前記アドレスカウンタ
２の出力ＣＡ ４をクロックφによりラッチするランチ
回路、Ｘ０ＲＩ −ＸＯＲ。
は前記ラッチ回路２１で保持された外部設定アドレスデ
ータＤＡ、と前記アドレスカウンタ２の出力ＣＡ ！を
入力とするＸＯＲゲート、ＮＯＲは前記ＸＯＲ，−ＸＯ
Ｒ，の出力を入力とするｍ入力ＮＯＲゲート、Ｒ３は前
記ＮＯＲの出力であってリセット信号である。
ータＤＡ、と前記アドレスカウンタ２の出力ＣＡ ！を
入力とするＸＯＲゲート、ＮＯＲは前記ＸＯＲ，−ＸＯ
Ｒ，の出力を入力とするｍ入力ＮＯＲゲート、Ｒ３は前
記ＮＯＲの出力であってリセット信号である。
第３図は第１図のアドレス変化検出回路８の一実施例を
示す図であり、図において、ＤＬ！ （１≦ｉ≦ｍ）
は外部設定アドレスデータＤＡ！（１≦ｉ≦ｍ）を所定
の時間（１０ｎｓ程度）遅延させる遅延回路、ＴＸＯＲ
，〜ＴＸＯＲ，は上記ＤＡ１と遅延データを入力とする
ＸＯＲゲート、ＯＲは上記ＴＸＯＲＩ〜Ｔ Ｘ ＯＲ，
の出力を入力とするｍ入力ＯＲゲートであり、アドレス
変化検出信号ＡＴＤを出力する。
示す図であり、図において、ＤＬ！ （１≦ｉ≦ｍ）
は外部設定アドレスデータＤＡ！（１≦ｉ≦ｍ）を所定
の時間（１０ｎｓ程度）遅延させる遅延回路、ＴＸＯＲ
，〜ＴＸＯＲ，は上記ＤＡ１と遅延データを入力とする
ＸＯＲゲート、ＯＲは上記ＴＸＯＲＩ〜Ｔ Ｘ ＯＲ，
の出力を入力とするｍ入力ＯＲゲートであり、アドレス
変化検出信号ＡＴＤを出力する。
第４図は第１図のアドレスセレクタ回路９の１ビット分
の一実施例を示す図であり、図においてｉは１からｍの
間の整数値である。
の一実施例を示す図であり、図においてｉは１からｍの
間の整数値である。
ＡＮＯＲ，１ｉ、ＡＮＯＲ２ｔはＮＯＲ回路で各々の出
力を他方の入力に連結することによりＲＳラッチ回路１
１−１を構成し、ＡＮＯＲ１＋のもう一方の入力には外
部クロック信号φを、ＡＮＯＲ２直のもう一方の入力に
はアドレス変化検出信号ＡＴＤを入力する。またＴ Ｇ
１ ｉはトランスミッション・ゲートであり、そのゲ
ート電極にはＡＮＯＲ１ｉ出力を、ソース電極（又はド
レイン電極）に外部アドレスデータ線ＤＡ、を、ドレイ
ン電極（又はソース電極）にセレクタ出力Ａ１を連結す
る。ＴＧ２ｉはトランスミッション・ゲートであり、そ
のゲート電極にはＡ Ｎ ＯＲ２ｉ出力を、ソース電極
（又はドレイン電極）にアドレスカウンタ２の出力ＣＡ
１を、ドレイン電極（又はソース電極）にセレクタ出力
Ａ！を連結する。
力を他方の入力に連結することによりＲＳラッチ回路１
１−１を構成し、ＡＮＯＲ１＋のもう一方の入力には外
部クロック信号φを、ＡＮＯＲ２直のもう一方の入力に
はアドレス変化検出信号ＡＴＤを入力する。またＴ Ｇ
１ ｉはトランスミッション・ゲートであり、そのゲ
ート電極にはＡＮＯＲ１ｉ出力を、ソース電極（又はド
レイン電極）に外部アドレスデータ線ＤＡ、を、ドレイ
ン電極（又はソース電極）にセレクタ出力Ａ１を連結す
る。ＴＧ２ｉはトランスミッション・ゲートであり、そ
のゲート電極にはＡ Ｎ ＯＲ２ｉ出力を、ソース電極
（又はドレイン電極）にアドレスカウンタ２の出力ＣＡ
１を、ドレイン電極（又はソース電極）にセレクタ出力
Ａ！を連結する。
上記のように構成された半導体記憶装置において、可変
長シフトレジスタとして動作するモード（モードＩ）と
、ランダムアクセスメモリとして動作するモード（モー
ド■）について説明する。
長シフトレジスタとして動作するモード（モードＩ）と
、ランダムアクセスメモリとして動作するモード（モー
ド■）について説明する。
モードＩにおいて、外部アドレスデータＤＡ、〜ＤＡ、
はｍビットバイナリの固定値であり、これは可変長シフ
トレジスタの遅延量を設定する。外部クロック端子には
データ入力と同期したクロフりφが印加される。アドレ
スカウンタ２は外部クロックφにより動作し、アドレス
データＣＡ、〜ＣＡＩを出力する。また、外部アドレス
データＤＡ、〜ＤＡ、が固定値であるために、ＴＸＯＲ
。
はｍビットバイナリの固定値であり、これは可変長シフ
トレジスタの遅延量を設定する。外部クロック端子には
データ入力と同期したクロフりφが印加される。アドレ
スカウンタ２は外部クロックφにより動作し、アドレス
データＣＡ、〜ＣＡＩを出力する。また、外部アドレス
データＤＡ、〜ＤＡ、が固定値であるために、ＴＸＯＲ
。
〜ＴＸＯＲ，の各出力が常に１０”であるからアドレス
変化検出信号ＡＴＤは“０″となる。アドレスセレクタ
９−ｉのＲＳラッチ１１−３に関しては、ＡＴＤが０”
で外部クロックφが常時印加されることにより必ずＡ
Ｎ ＯＲ１！の出力が“Ｏ′″、ＡＮＯＲ２１の出力が
“ｌ”となる、従ってトランスミッションゲートＴ Ｇ
１ ！はオフし、トランスミッションゲー）ＴＧ２１
がオンする。
変化検出信号ＡＴＤは“０″となる。アドレスセレクタ
９−ｉのＲＳラッチ１１−３に関しては、ＡＴＤが０”
で外部クロックφが常時印加されることにより必ずＡ
Ｎ ＯＲ１！の出力が“Ｏ′″、ＡＮＯＲ２１の出力が
“ｌ”となる、従ってトランスミッションゲートＴ Ｇ
１ ！はオフし、トランスミッションゲー）ＴＧ２１
がオンする。
ゆえに、アドレスカウンタ出力ＣＡ、が選択され、外部
クロックφによりシフトアップされるアドレスカウンタ
出力ＣＡ、〜ＣＡ、がデコーダ４に入力される。
クロックφによりシフトアップされるアドレスカウンタ
出力ＣＡ、〜ＣＡ、がデコーダ４に入力される。
上記のように構成された半導体記憶装置において、アド
レスカウンタ２の値が１にクリアされ、外部から２段の
遅延が設定された場合（即ち、外部設定アドレスデータ
ＤＡ、〜ＤＡ、よりなるバイナリ値が！である場合）の
動作を説明する。
レスカウンタ２の値が１にクリアされ、外部から２段の
遅延が設定された場合（即ち、外部設定アドレスデータ
ＤＡ、〜ＤＡ、よりなるバイナリ値が！である場合）の
動作を説明する。
外部クロック信号φ、外部ＷＥ信号、入力データＤ Ｉ
ｔ〜Ｄ１．は第５図（ａ）に示されるタイミングチャ
ートに従って入力される。
ｔ〜Ｄ１．は第５図（ａ）に示されるタイミングチャ
ートに従って入力される。
メモリセルアレイ１はアドレスｌに対応する行の内容を
コントロール回路７の指令に従って読み出し、続いて同
じ行にデータＤＩをビットパラレルにオーバライドする
。アドレスカウンタ２はクロックφの立ち上がりでカウ
ントアツプし、デコーダ４はアドレスカウンタ２の出力
ＣＡ、−ＣＡ。
コントロール回路７の指令に従って読み出し、続いて同
じ行にデータＤＩをビットパラレルにオーバライドする
。アドレスカウンタ２はクロックφの立ち上がりでカウ
ントアツプし、デコーダ４はアドレスカウンタ２の出力
ＣＡ、−ＣＡ。
をとり込み、デコードを実行し、特定の行を指定する。
メモリセルアレイ１はアドレスカウンタ２の値からデコ
ーダ４に指定される行にコントロール回路７の指令に従
って、読み出し、書き込みを順次行い、（７１−１）番
目のクロックの立ち上がりでデコーダ４はアドレスカウ
ンタ２の値（Ａ−１）をデコードするので、メモリセル
アレイ１は（Ｊｔ−１）行目に対してデータ読み出し、
書き込み動作を行う、１番目のクロックφが立ち上がる
とき、アドレスカウンタ２はカウントアツプし、その出
力値がｌになると、−数構出回路３において設定値Ｄ
Ａ ｔ〜ＤＡ、とカウンタ出力ＣＡ ＋〜ＣＡ、が一敗
するから、第２図（７）ＸＯＲ，−ＸＯＲ，のｍ個のＸ
ＯＲ出力が全て′″Ｌ”になるため、それらを入力とす
るＮＯＲの出力であるリセット信号Ｒ３が６Ｈ”となっ
て、アドレスカウンタ２をアドレスｌにクリアする。
ーダ４に指定される行にコントロール回路７の指令に従
って、読み出し、書き込みを順次行い、（７１−１）番
目のクロックの立ち上がりでデコーダ４はアドレスカウ
ンタ２の値（Ａ−１）をデコードするので、メモリセル
アレイ１は（Ｊｔ−１）行目に対してデータ読み出し、
書き込み動作を行う、１番目のクロックφが立ち上がる
とき、アドレスカウンタ２はカウントアツプし、その出
力値がｌになると、−数構出回路３において設定値Ｄ
Ａ ｔ〜ＤＡ、とカウンタ出力ＣＡ ＋〜ＣＡ、が一敗
するから、第２図（７）ＸＯＲ，−ＸＯＲ，のｍ個のＸ
ＯＲ出力が全て′″Ｌ”になるため、それらを入力とす
るＮＯＲの出力であるリセット信号Ｒ３が６Ｈ”となっ
て、アドレスカウンタ２をアドレスｌにクリアする。
従って１番目のクロックφの立ち上がりでデコーダに入
力されるアドレスはｌであり、メモリセルアレイ１は１
行目に書き込まれている最初のデータを読み出し、次に
（Ｊ＋１）番目の入力データを１行目にオーバーライド
する。
力されるアドレスはｌであり、メモリセルアレイ１は１
行目に書き込まれている最初のデータを読み出し、次に
（Ｊ＋１）番目の入力データを１行目にオーバーライド
する。
上記動作を繰り返すことにより、１段（ｌ≦２′″）遅
延のシフトレジスタを構成できる。ｌはユーラによる外
部設定値であるから、ユーザの要求する任意の長さく≦
２１）のシフトレジスタを構成できる。
延のシフトレジスタを構成できる。ｌはユーラによる外
部設定値であるから、ユーザの要求する任意の長さく≦
２１）のシフトレジスタを構成できる。
次にＲＡＭとして動作するモード■について説明する。
外部クロック端子は“Ｏ”に固定され、クロックの印加
は行わない、従って、アドレスカウンタ２は動作しない
、外部アドレスデータＤ Ａ ｍ〜ＤＡ１はＲＡＭへの
アドレス入力となる。ＤＡ、〜ＤＡＩのうちのいずれか
ひとつでも１”−“０”又は“０”−“１“の変化を起
こすと、第３図においてＴＸＯＲ，〜ＴＸＯＲ，の各出
力のいずれかが、ｌ Ｑｎｓ程度の正のパルスを出力す
るので、これに従い、アドレス変化検出回路８の出力Ａ
ＴＤも正のパルスを出力する。アドレスセレクタ回路９
−ｉのＲＳラッチ１１−１に関しては、外部クロックが
′０”に固定され、一方アドレス変化の度にＡＴＤパル
スが印加されるので、必ずＡＮＯＲＩｓの出力が“１
’、ＡＮＯＲＺ五の出力が“０”となる、従ってトラン
スミッションゲートＴＧ１＋はオンし、Ｔ Ｇ ２ ＋
がオフする。ゆえに、外部アドレスデータＤＡ！が選択
され、デコーダ４に入力される。
は行わない、従って、アドレスカウンタ２は動作しない
、外部アドレスデータＤ Ａ ｍ〜ＤＡ１はＲＡＭへの
アドレス入力となる。ＤＡ、〜ＤＡＩのうちのいずれか
ひとつでも１”−“０”又は“０”−“１“の変化を起
こすと、第３図においてＴＸＯＲ，〜ＴＸＯＲ，の各出
力のいずれかが、ｌ Ｑｎｓ程度の正のパルスを出力す
るので、これに従い、アドレス変化検出回路８の出力Ａ
ＴＤも正のパルスを出力する。アドレスセレクタ回路９
−ｉのＲＳラッチ１１−１に関しては、外部クロックが
′０”に固定され、一方アドレス変化の度にＡＴＤパル
スが印加されるので、必ずＡＮＯＲＩｓの出力が“１
’、ＡＮＯＲＺ五の出力が“０”となる、従ってトラン
スミッションゲートＴＧ１＋はオンし、Ｔ Ｇ ２ ＋
がオフする。ゆえに、外部アドレスデータＤＡ！が選択
され、デコーダ４に入力される。
上記のように構成された半導体記憶装置において、第５
図（ｂ）に示されるタイミングチャートに従って、アド
レスデコーダＤＡ、＝、と、外部ＷＥ信号、入力データ
ＤＩ、＝、を入力することにより、汎用のランダムアク
セスメモリとして動作させることができることは明らか
である。
図（ｂ）に示されるタイミングチャートに従って、アド
レスデコーダＤＡ、＝、と、外部ＷＥ信号、入力データ
ＤＩ、＝、を入力することにより、汎用のランダムアク
セスメモリとして動作させることができることは明らか
である。
なお、本実施例に用いるメモリセルアレイは、スタティ
ックメモリセルで構成されていてもよいし、ダイナミー
ツクメモリセルで構成されてもよいが、これらメモリセ
ルアレイの動作については同業者にとってもよく知られ
ているので詳細な説明は省く。
ックメモリセルで構成されていてもよいし、ダイナミー
ツクメモリセルで構成されてもよいが、これらメモリセ
ルアレイの動作については同業者にとってもよく知られ
ているので詳細な説明は省く。
以上のように本実施例では、標準的なＲＡＭの構成にア
ドレスカウンタ２と、−数構出回路３と、アドレスセレ
クタ９と、アドレス変化回路８と、。
ドレスカウンタ２と、−数構出回路３と、アドレスセレ
クタ９と、アドレス変化回路８と、。
上記アドレスカウンタ２のシフトアップ用の外部クロッ
ク端子を付加し、外部クロック端子を“Ｏ”に固定し、
外部アドレス端子１０にアドレス信号を印加するとＲＡ
Ｍとして動作し、また外部クロック端子にクロック信号
を印加すると外部アドレス端子１０にセットされた１〜
２″′までの任意のバイナリ値に対応して１〜２′″ま
での任意長のシフトレジスタとして動作するように構成
したから使用効率の高い半導体記憶装置を得ることがで
きる効果がある。特に本発明の構成はユーザから見れば
、ＲＡＭの標準のピン仕様に、外部クロック端子が１ピ
ン追加されただけの単純な構成である。
ク端子を付加し、外部クロック端子を“Ｏ”に固定し、
外部アドレス端子１０にアドレス信号を印加するとＲＡ
Ｍとして動作し、また外部クロック端子にクロック信号
を印加すると外部アドレス端子１０にセットされた１〜
２″′までの任意のバイナリ値に対応して１〜２′″ま
での任意長のシフトレジスタとして動作するように構成
したから使用効率の高い半導体記憶装置を得ることがで
きる効果がある。特に本発明の構成はユーザから見れば
、ＲＡＭの標準のピン仕様に、外部クロック端子が１ピ
ン追加されただけの単純な構成である。
例えば、８にワード×８ビット構成のスタティックＲＡ
Ｍの場合、２８ピンのＪＥＤＥＣ標準のピン配置で、Ｎ
Ｃ（Ｎｏ−Ｃｏｎｎｅｃｔｉｏｎ）ピンとなっている
第１番ピンを本発明の構成で使われる外部クロック信号
として用いることにより、ＪＥＤＥＣ標準ピン配置に準
拠したＲＡＭの機能を持ちつつ、１〜８．１９２段まで
遅延段数可変な可変長シフトレジスタの機能をも合わせ
もつ半導体記憶装置を提供でき、その効果は非常に大き
いものである。
Ｍの場合、２８ピンのＪＥＤＥＣ標準のピン配置で、Ｎ
Ｃ（Ｎｏ−Ｃｏｎｎｅｃｔｉｏｎ）ピンとなっている
第１番ピンを本発明の構成で使われる外部クロック信号
として用いることにより、ＪＥＤＥＣ標準ピン配置に準
拠したＲＡＭの機能を持ちつつ、１〜８．１９２段まで
遅延段数可変な可変長シフトレジスタの機能をも合わせ
もつ半導体記憶装置を提供でき、その効果は非常に大き
いものである。
なお、上記実施例では一敗検出回路３をＸＯＲゲートと
ＮＯＲゲートで構成したものを示したが、ＸＯＲゲート
をＸＮＯＲゲートに、ＮＯＲゲートをＡＮＤゲートに置
きかえても同様の動作を実現できる。
ＮＯＲゲートで構成したものを示したが、ＸＯＲゲート
をＸＮＯＲゲートに、ＮＯＲゲートをＡＮＤゲートに置
きかえても同様の動作を実現できる。
また、上記実施例としてメモリセルアレイをｎビット×
に行、構成としたが、ｎビット×Ｒ行×Ｊ列構成として
もよい。
に行、構成としたが、ｎビット×Ｒ行×Ｊ列構成として
もよい。
その場合にはデコーダ４はＲ個の行デコード手段と３個
の列デコード手段で構成される。
の列デコード手段で構成される。
さらに、上記実施例のデータ入力端子５とデータ出力端
子６は分離された構成になっているが、いわゆるＩ１０
コモンの構成により、データ入力端子とデータ出力端子
を共通にする構成にしてもよい。
子６は分離された構成になっているが、いわゆるＩ１０
コモンの構成により、データ入力端子とデータ出力端子
を共通にする構成にしてもよい。
以上のように、この発明によれば、標準的なＲＡＭの構
成にアドレスカウンタ、−数構出回路。
成にアドレスカウンタ、−数構出回路。
アドレスセレクタ、アドレス変化検出回路、及びアドレ
スカウンタのシフトアップ用の外部クロック端子とを付
加し、ＲＡＭの機能と、可変長シフトレジスタの機能を
必要に応じて使い分けることができるように構成したか
ら使用効率の高い半導体記憶装置が得られる効果がある
。
スカウンタのシフトアップ用の外部クロック端子とを付
加し、ＲＡＭの機能と、可変長シフトレジスタの機能を
必要に応じて使い分けることができるように構成したか
ら使用効率の高い半導体記憶装置が得られる効果がある
。
第１図は本発明の一実施例による半導体記憶装置を示す
構成図、第２図は第１図の半導体記憶装置に用いられる
一致検出回路の一実施例を示す図、第３図は第１図の半
導体記憶装置に用いられるアドレス変化検出回路の一実
施例を示す図、第４図は第１図の半導体記憶装置に用い
られるアドレスセレクタ回路の一実施例を示す図、第５
図は本発明の詳細な説明するためのタイミング図、第６
図は従来の可変長シフトレジスタを示す図である。 １はメモリセルアレイ、２はアドレスカウンタ、３は一
致検出回路、４はデコーダ、８はアドレス変化検出回路
、９はアドレスセレクタ、１０は外部アドレス端子。
構成図、第２図は第１図の半導体記憶装置に用いられる
一致検出回路の一実施例を示す図、第３図は第１図の半
導体記憶装置に用いられるアドレス変化検出回路の一実
施例を示す図、第４図は第１図の半導体記憶装置に用い
られるアドレスセレクタ回路の一実施例を示す図、第５
図は本発明の詳細な説明するためのタイミング図、第６
図は従来の可変長シフトレジスタを示す図である。 １はメモリセルアレイ、２はアドレスカウンタ、３は一
致検出回路、４はデコーダ、８はアドレス変化検出回路
、９はアドレスセレクタ、１０は外部アドレス端子。
Claims (1)
- （１）アドレス信号または遅延量設定値が入力される外
部アドレス端子と、 ２＾ｍ×ｎビットのメモリセルアレイと、 外部クロックにより動作するアドレスカウンタと、 該アドレスカウンタの出力と外部からの遅延量設定値と
の一致検出を行い、一致した場合に上記アドレスカウン
タに対してリセット信号を出力する一致検出回路と、 上記アドレスカウンタ出力、上記アドレス端子の入力信
号のいずれかを入力としてデコード信号を上記メモリセ
ルアレイに対して出力するデコーダと、 上記メモリセルアレイに接続されたｎビットの入力バッ
ファ及び出力バッファと、 該入出力バッファを制御するコントロール回路上記外部
アドレス端子より入力されるアドレスが変化したか否か
を検出するアドレス変化検出回路と、 外部アドレス端子の入力信号が固定され、上記外部クロ
ックが入力される時には上記アドレスカウンタ出力を、
外部アドレス端子の入力信号が変化し、上記外部クロッ
クが入力されない時には上記外部アドレス端子の入力信
号を上記デコーダに対して出力するアドレスセレクタと
を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152769A JPS63316396A (ja) | 1987-06-18 | 1987-06-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152769A JPS63316396A (ja) | 1987-06-18 | 1987-06-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316396A true JPS63316396A (ja) | 1988-12-23 |
Family
ID=15547748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152769A Pending JPS63316396A (ja) | 1987-06-18 | 1987-06-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316396A (ja) |
-
1987
- 1987-06-18 JP JP62152769A patent/JPS63316396A/ja active Pending
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