JPS63316440A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63316440A JPS63316440A JP15108487A JP15108487A JPS63316440A JP S63316440 A JPS63316440 A JP S63316440A JP 15108487 A JP15108487 A JP 15108487A JP 15108487 A JP15108487 A JP 15108487A JP S63316440 A JPS63316440 A JP S63316440A
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- Japan
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- etching
- gas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
シリコン・トレンチエツチングを行つ際に、耐エツチン
グ性のある堆積物を生じさせることで垂直または順テー
パの側壁形状を得る。
グ性のある堆積物を生じさせることで垂直または順テー
パの側壁形状を得る。
本発明は半導体装置の製造方法、特にシリコン基板にト
レンチを形成する方法に関する。
レンチを形成する方法に関する。
半導体装置の形成において、シリコン基板上での素子分
離および容量素子としてトレンチ（溝）をエツチングで
形成しそのトレンチを加工することが行われる。より具
体的に言うと、半導体装置の能動素子を基板上で分離す
る場合および容量素子を基板上に形成するために、基板
上にエツチングによってトレンチを形成する。そして、
トレンチを加工するガスとしては、四塩化炭素（Ｃα４
）、ＣＣＲｕ ＋ ０２を使用し、リアクティブ・イオ
ン・エッチング（Ｒ，１，Ｅ、）でエツチングする。
離および容量素子としてトレンチ（溝）をエツチングで
形成しそのトレンチを加工することが行われる。より具
体的に言うと、半導体装置の能動素子を基板上で分離す
る場合および容量素子を基板上に形成するために、基板
上にエツチングによってトレンチを形成する。そして、
トレンチを加工するガスとしては、四塩化炭素（Ｃα４
）、ＣＣＲｕ ＋ ０２を使用し、リアクティブ・イオ
ン・エッチング（Ｒ，１，Ｅ、）でエツチングする。
従来のＣｆＪｑまたは■−＋０２を用いるトレンチ加工
において、■底荒れ、側壁荒れの問題と■サブトレンチ
発生の問題がある。 。
において、■底荒れ、側壁荒れの問題と■サブトレンチ
発生の問題がある。 。
底荒れについて第３図を参照して説明すると、底荒れと
は同図ｔａ）に示される如（、シリコン基板２１に形成
したトレンチ２２の底に図示の如き針状突起が発生する
ことをいう。
は同図ｔａ）に示される如（、シリコン基板２１に形成
したトレンチ２２の底に図示の如き針状突起が発生する
ことをいう。
かかる針状突起が発生する原因は、トレンチの底を拡大
して示す同図（ｂ）を参照すると、エツチングに使用す
る前記ガスに含まれるカーボン（Ｃ）２３がエツチング
において底の上に堆積する。エツチングが進行すると、
このカーボン２３がマスクとなって、カーボン２３相互
間のカーボンが堆積されていない空いた部分だけが同図
に実線で示す如くにエツチングされる。しかし、エツチ
ングがさらに進行するとカーボン１３が細って同図に点
線で示す如くにエツチングされて所要の時間が経過する
と針状突起が形成され、このような針状突起をもったト
レンチは使用することができない。
して示す同図（ｂ）を参照すると、エツチングに使用す
る前記ガスに含まれるカーボン（Ｃ）２３がエツチング
において底の上に堆積する。エツチングが進行すると、
このカーボン２３がマスクとなって、カーボン２３相互
間のカーボンが堆積されていない空いた部分だけが同図
に実線で示す如くにエツチングされる。しかし、エツチ
ングがさらに進行するとカーボン１３が細って同図に点
線で示す如くにエツチングされて所要の時間が経過する
と針状突起が形成され、このような針状突起をもったト
レンチは使用することができない。
側壁荒れについて説明すると、ＣＣＲｕを用いるエツチ
ングにおいて、同図（Ｃ）に示される如くトレンチの側
壁上にもカーボンが堆積する。
ングにおいて、同図（Ｃ）に示される如くトレンチの側
壁上にもカーボンが堆積する。
側壁上にカーボン２３が堆積しない部分があると（同図
（ｄｌ）、その部分から基板内にＲ，１，Ｅ、で発生す
るラジカル、イオンが侵入して基板を同図に点線で示す
如くエツチングし、Ｒ，１，Ｅ、が終るとトレンチの形
状は同図（ｅ）に示される如くになる。かかる側壁荒れ
のあるトレンチも使用することができない。
（ｄｌ）、その部分から基板内にＲ，１，Ｅ、で発生す
るラジカル、イオンが侵入して基板を同図に点線で示す
如くエツチングし、Ｒ，１，Ｅ、が終るとトレンチの形
状は同図（ｅ）に示される如くになる。かかる側壁荒れ
のあるトレンチも使用することができない。
ｃｃｉ！幡 ： ２００ （ｓｃｃｍ）、０２ ：
２０ （ｓｃｃｍ） 、高周波（ＲＦ）電カニ ４０
０Ｗ、圧カニ ０．０５ ＴｏｒｒのＲ，１，Ｅ。
２０ （ｓｃｃｍ） 、高周波（ＲＦ）電カニ ４０
０Ｗ、圧カニ ０．０５ ＴｏｒｒのＲ，１，Ｅ。
実験において、トレンチの底荒れと側壁荒れが発生する
ことが確認された。
ことが確認された。
サブトレンチについて第４図を参照して説明すると、ト
レンチ形成のための初期の段階では、Ｒ，１，Ｅ、にお
いてイオンは直進するので、トレンチ２２は同図（ａ）
に実線で示す如く真直ぐにエツチングされる。 Ｒ，１
，Ｅ、が進行すると図に丸印をつけた部分のイオン密度
が大になり、その結果イオンの一部は直進することなく
曲って進行し、それによってトレンチ２２に図示の如く
テーパがつくだけでなくトレンチの底の形状は同図（ｂ
）に示す如く鋭角になる。トレンチ２２の底のこの鋭角
部分はサブトレンチ２５と呼称されるが、かかるサブト
レンチ２５が作られるとそこに電界が集中し、トレンチ
をＭＯＳトランジスタの容量素子として用いる場合にこ
の電界集中が悪影響を与える。
レンチ形成のための初期の段階では、Ｒ，１，Ｅ、にお
いてイオンは直進するので、トレンチ２２は同図（ａ）
に実線で示す如く真直ぐにエツチングされる。 Ｒ，１
，Ｅ、が進行すると図に丸印をつけた部分のイオン密度
が大になり、その結果イオンの一部は直進することなく
曲って進行し、それによってトレンチ２２に図示の如く
テーパがつくだけでなくトレンチの底の形状は同図（ｂ
）に示す如く鋭角になる。トレンチ２２の底のこの鋭角
部分はサブトレンチ２５と呼称されるが、かかるサブト
レンチ２５が作られるとそこに電界が集中し、トレンチ
をＭＯＳトランジスタの容量素子として用いる場合にこ
の電界集中が悪影響を与える。
バイポーラＩＣにおいては、第５図に示される如（シリ
コン基板にｎ１層（埋没層）２４が形成される。このｎ
１層２４はＳｂ” 、 Ａｓ” 、 Ｐ＋を１×ＩＱ
１５ １６７Ｃ…２の高ドーズ量でイオン注入して形成
されるもので、そこはカーボンとのなじみが悪くカーボ
ンが堆積しにくいために、第５図に示される如くにｎ＋
層２４でえぐられたようにサイドエツチングされるこ
とがある。このｎ１層層におけるサイドエツチングは、
ｎ ＋ ９層のＦｅｒｍｉ準位が低下し、基板の対エッ
チャント反応性が高くなっていることによるものと解さ
れる。
コン基板にｎ１層（埋没層）２４が形成される。このｎ
１層２４はＳｂ” 、 Ａｓ” 、 Ｐ＋を１×ＩＱ
１５ １６７Ｃ…２の高ドーズ量でイオン注入して形成
されるもので、そこはカーボンとのなじみが悪くカーボ
ンが堆積しにくいために、第５図に示される如くにｎ＋
層２４でえぐられたようにサイドエツチングされるこ
とがある。このｎ１層層におけるサイドエツチングは、
ｎ ＋ ９層のＦｅｒｍｉ準位が低下し、基板の対エッ
チャント反応性が高くなっていることによるものと解さ
れる。
ＣＣｉ！ ４ ： ２００ （５ｃｃｎ＋）、０２
： １０ （ｓｃｃｍ） 、ＲＦ： ４００Ｗ、圧カ
ニ ０．０７ＴｏｒｒのＲ，１，Ｅ、実験において、か
かるサブトレンチとサイドエツチングの発生が確かめら
れた。
： １０ （ｓｃｃｍ） 、ＲＦ： ４００Ｗ、圧カ
ニ ０．０７ＴｏｒｒのＲ，１，Ｅ、実験において、か
かるサブトレンチとサイドエツチングの発生が確かめら
れた。
以上に加えて、Ｒ，１，Ｅ、においてはシリコン基板を
のせたサセプタに一２００ｖ〜−７００Ｖのバイアスが
かかり、このバイアスによってカーボンが基板内に５０
０人程度の深さに拡散してシリコン基板を汚染し、容量
素子においてこのカーボンがリークや静電破壊の原因と
なる。後処理のアニールでカーボンによる基板汚染はあ
る程度治癒されるが、基板が完全にもとの状態に戻るこ
とはないので、カーボン拡散の問題も無視することはで
きない。
のせたサセプタに一２００ｖ〜−７００Ｖのバイアスが
かかり、このバイアスによってカーボンが基板内に５０
０人程度の深さに拡散してシリコン基板を汚染し、容量
素子においてこのカーボンがリークや静電破壊の原因と
なる。後処理のアニールでカーボンによる基板汚染はあ
る程度治癒されるが、基板が完全にもとの状態に戻るこ
とはないので、カーボン拡散の問題も無視することはで
きない。
さらに、エツチングガスであるＣＣｅ ｕおよび反応生
成物が人体に悪影響を及ぼす問題も報告されている。
成物が人体に悪影響を及ぼす問題も報告されている。
本発明はこのような点に鑑みて創作されたもので、トレ
ンチ形状の適正比が実現されるエツチング方法を提供す
ることを目的とする。
ンチ形状の適正比が実現されるエツチング方法を提供す
ることを目的とする。
第１図は本発明第１実施例断面図で、図中、１１はシリ
コン基板、１５は５ｉ０２膜１２、Ｓｉ３Ｎｇ膜１３、
ＰＳＧ膜１４で構成されるエツチングマスク材、１６は
トレンチ、１７は堆積物である。マスク材は、ＰＳＧに
限らずメタルでもよい。
コン基板、１５は５ｉ０２膜１２、Ｓｉ３Ｎｇ膜１３、
ＰＳＧ膜１４で構成されるエツチングマスク材、１６は
トレンチ、１７は堆積物である。マスク材は、ＰＳＧに
限らずメタルでもよい。
本発明の第１実施例において、シリコン基板１１にトレ
ンチ１６をリアクティブ・イオン・エッチングによって
形成する工程において、エツチングガスとして〔塩素＋
酸素〕ガスを使用し、トレンチ１６の側壁に二酸化シリ
コンを主成分とする堆積物を堆積させつつエツチングし
、本発明の第２実施例において、シリコン基板１１にｎ
→ 層が形成されている場合、〔塩素（α２）十三塩化
ホウ素（ＢＣｅ３）十酸素（０２） ）ガスを使用し、
リアクティブ・イオン・エッチングによりトレンチ１６
を形成する。
ンチ１６をリアクティブ・イオン・エッチングによって
形成する工程において、エツチングガスとして〔塩素＋
酸素〕ガスを使用し、トレンチ１６の側壁に二酸化シリ
コンを主成分とする堆積物を堆積させつつエツチングし
、本発明の第２実施例において、シリコン基板１１にｎ
→ 層が形成されている場合、〔塩素（α２）十三塩化
ホウ素（ＢＣｅ３）十酸素（０２） ）ガスを使用し、
リアクティブ・イオン・エッチングによりトレンチ１６
を形成する。
前記した第１実施例においては、ＳｉＯ２を主成分とす
る耐ドライエツチング性のある堆積物１７がトレンチ１
６の側壁、主として側壁の上方部分に形成された状態で
Ｒ，１，Ｅ、を行うので、トレンチ形状の適正比が実現
される、すなわち、底荒れ、側壁荒れ、サブトレンチの
発生のないトレンチ１６が形成され、また第２実施例に
おいて堆積物は５ｉ０２に８２０３が加わったものであ
るが、それも耐ドライエツチング性をもち、第１実施例
と同様の作用をなす。
る耐ドライエツチング性のある堆積物１７がトレンチ１
６の側壁、主として側壁の上方部分に形成された状態で
Ｒ，１，Ｅ、を行うので、トレンチ形状の適正比が実現
される、すなわち、底荒れ、側壁荒れ、サブトレンチの
発生のないトレンチ１６が形成され、また第２実施例に
おいて堆積物は５ｉ０２に８２０３が加わったものであ
るが、それも耐ドライエツチング性をもち、第１実施例
と同様の作用をなす。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図を参照すると、ＭＯＳ ＩＣの製造を予定してシ
リコン基板１１にｎ 層は形成されていない。
リコン基板１１にｎ 層は形成されていない。
トレンチの形成には、現在までに試みられたことのなか
ったｃｉ：２＋０２ガスを使用し、ｒｉ２： ０２＃
９０．０ ： ２０．０ （ｓｃｃｍ）の流量（実流
量）および流量比とし、圧力は２．６７Ｐａ （２，Ｑ
Ｘ １Ｏ−２Ｔｏｒｒ）、高周波出力は２．３６Ｗ
／ Ｂａ２ としてＲ，１，Ｅ、を行なったところ、エ
ツチングされるトレンチの側壁の主として上方部分に、
ＳｉＯ＋を主成分とする堆積物１７が形成され、この堆
積物１７が作られたことによって、トレンチ側壁が垂直
で、側壁荒れ、底荒れ、サブトレンチの発生のない形状
を得ることができた。堆積物１７はフン酸と水を用いる
処理によって完全に除去され後に残ることはないもので
ある。
ったｃｉ：２＋０２ガスを使用し、ｒｉ２： ０２＃
９０．０ ： ２０．０ （ｓｃｃｍ）の流量（実流
量）および流量比とし、圧力は２．６７Ｐａ （２，Ｑ
Ｘ １Ｏ−２Ｔｏｒｒ）、高周波出力は２．３６Ｗ
／ Ｂａ２ としてＲ，１，Ｅ、を行なったところ、エ
ツチングされるトレンチの側壁の主として上方部分に、
ＳｉＯ＋を主成分とする堆積物１７が形成され、この堆
積物１７が作られたことによって、トレンチ側壁が垂直
で、側壁荒れ、底荒れ、サブトレンチの発生のない形状
を得ることができた。堆積物１７はフン酸と水を用いる
処理によって完全に除去され後に残ることはないもので
ある。
シリコン基板１１に第５図に示された如きｎ＋ｂ層が形
成されている場合、ＳｉＯ２膜１２、Ｓｉ３Ｎｇ膜１３
、ＰＳＧ １ｍ！１４によって構成されるエツチングマ
スク材１５に通常のりソグラフィ技術で窓１８を開口し
、次いで、（Ｊ！２ ＋ Ｂα３＋０２ガスを用いるＲ
、１．Ｅ。
成されている場合、ＳｉＯ２膜１２、Ｓｉ３Ｎｇ膜１３
、ＰＳＧ １ｍ！１４によって構成されるエツチングマ
スク材１５に通常のりソグラフィ技術で窓１８を開口し
、次いで、（Ｊ！２ ＋ Ｂα３＋０２ガスを用いるＲ
、１．Ｅ。
を行う。α２：Ｂα３ ： ０２−８５．７＝ ４．
１ ： １９．８（ｓｃｃａ＋）の流量（実流Ｉ）およ
び流量比、圧力は２．６７Ｐａ （２，ＯＸ １０−
’ Ｔｏｒｒ） 、高周波出力２．３６Ｗ／ｃｍ’ と
設定することによりトレンチ側壁が垂直で、側壁荒れ、
底荒れ、サブトレンチの発生のない形状を得ることがで
きた。 Ｂα３ガスを用いる理由は、Ｆｅｒｍｉ準位の
低下に対しても反応性が低く、対エツチング性の高いＢ
２Ｏ２を含む堆積物１７を形成させるＢα３ガスを添加
することによってｎ ＋ｉ 層でのサイドエツチング
を防止することができるからである。なおこの場合の堆
積物１７の主成分である５ｉ０２とＢ１０３はシリコン
基板に拡散することがなく、同基板に悪影響を及ぼさな
い物質であり、トレンチ形成後のフン酸と水を用いる処
理によって完全に除去され、後に残ることはない。
１ ： １９．８（ｓｃｃａ＋）の流量（実流Ｉ）およ
び流量比、圧力は２．６７Ｐａ （２，ＯＸ １０−
’ Ｔｏｒｒ） 、高周波出力２．３６Ｗ／ｃｍ’ と
設定することによりトレンチ側壁が垂直で、側壁荒れ、
底荒れ、サブトレンチの発生のない形状を得ることがで
きた。 Ｂα３ガスを用いる理由は、Ｆｅｒｍｉ準位の
低下に対しても反応性が低く、対エツチング性の高いＢ
２Ｏ２を含む堆積物１７を形成させるＢα３ガスを添加
することによってｎ ＋ｉ 層でのサイドエツチング
を防止することができるからである。なおこの場合の堆
積物１７の主成分である５ｉ０２とＢ１０３はシリコン
基板に拡散することがなく、同基板に悪影響を及ぼさな
い物質であり、トレンチ形成後のフン酸と水を用いる処
理によって完全に除去され、後に残ることはない。
上記したＣｉ！２ ＋ ＢＣｉ！ ３ ＋ ０２ ヲ用
イルＲ，１，８，４；！ｎ ＋ ｂ 層が形成されてい
るバイポーラＩＣの製造において用いるもので、第５図
を参照して説明したサイドエツチングを防止するために
Ｂａ３を用いるのである。
イルＲ，１，８，４；！ｎ ＋ ｂ 層が形成されてい
るバイポーラＩＣの製造において用いるもので、第５図
を参照して説明したサイドエツチングを防止するために
Ｂａ３を用いるのである。
次に、Ｃｅ２ ＋ ＢＣｆ！ ３ ＋ ０２を用いるＩ
？、 １．ｆ！、について本発明者が行った実験につい
て説明する。
？、 １．ｆ！、について本発明者が行った実験につい
て説明する。
第２図（ａ）はエツチングレートと圧力の関係を示す線
図で、ガス流量はＢＣｅ ３ ： １０ （５ＣＣＩＩ
＋） 、ＣＩ！２： １００ （ｓｃｃｍ）、 ０２
： ２０ （ｓｃｃｍ） 、ＲＦ出カニ６０叶、エ
ツチング時間： ６００ｓｅｃの条件下におけるもので
、縦軸にエツチングレートを〔人、／＋ｉｎ）で、横軸
に圧力を（Ｔｏｒｒ）でとった。同図で、線Ａから右は
サイドエツチングの発生し易い領域、線Ｂから右は堆積
領域である。ここで堆積領域とは、エツチングストップ
にはならない堆積が発生し、基板表面に５ｉ０２／ １
３２０３を主成分とした堆積物が堆積した状態の領域を
示す。同図から、圧力Ｑ、ＱＩＴｏｒｒ以下ではエツチ
ングレートが５０００人／ｍｉｎを切って実用的でなく
、０．０６Ｔｏｒｒを超えるとサイドエツチングが発生
するので、０．０２〜０．０６Ｔｏｒｒが実施可能な範
囲であることが理解される。
図で、ガス流量はＢＣｅ ３ ： １０ （５ＣＣＩＩ
＋） 、ＣＩ！２： １００ （ｓｃｃｍ）、 ０２
： ２０ （ｓｃｃｍ） 、ＲＦ出カニ６０叶、エ
ツチング時間： ６００ｓｅｃの条件下におけるもので
、縦軸にエツチングレートを〔人、／＋ｉｎ）で、横軸
に圧力を（Ｔｏｒｒ）でとった。同図で、線Ａから右は
サイドエツチングの発生し易い領域、線Ｂから右は堆積
領域である。ここで堆積領域とは、エツチングストップ
にはならない堆積が発生し、基板表面に５ｉ０２／ １
３２０３を主成分とした堆積物が堆積した状態の領域を
示す。同図から、圧力Ｑ、ＱＩＴｏｒｒ以下ではエツチ
ングレートが５０００人／ｍｉｎを切って実用的でなく
、０．０６Ｔｏｒｒを超えるとサイドエツチングが発生
するので、０．０２〜０．０６Ｔｏｒｒが実施可能な範
囲であることが理解される。
次に０２対Ｂα３．０２対便２、鄭２対８鄭３．０２対
ＢＣｌ２３．０２対α２、鄭２対Ｂα３の表示流量を変
更させた場合の結果について第２図（ｂｌ〜（Ｊ）を参
照して説明する。ここで、堆積領域は前記したとおりで
あり、流量はすべてマスフローメータの表示を直読した
もので、実流量換算はα２ ！ ０．８５８ Ｘ表示値 Ｂ匡３ ： ０．４０７ ｘ表示値 ０２ ： ０．９９１ Ｘ表示値 によって与えられる。
ＢＣｌ２３．０２対α２、鄭２対Ｂα３の表示流量を変
更させた場合の結果について第２図（ｂｌ〜（Ｊ）を参
照して説明する。ここで、堆積領域は前記したとおりで
あり、流量はすべてマスフローメータの表示を直読した
もので、実流量換算はα２ ！ ０．８５８ Ｘ表示値 Ｂ匡３ ： ０．４０７ ｘ表示値 ０２ ： ０．９９１ Ｘ表示値 によって与えられる。
基板はｎ ＋ ｂ 層の存在するものを使用したのでＢ
鄭３流量＝０のデータは取らなかった。第２図（ｂ）〜
Ｕ）において、砂地で囲まれた領域内が有効領域で、有
効の判定基準は、 ■エツチング速度 ４．０００人／ｍｉｎ≦Ｅ、Ｒ，≦９，０００人／ｍｉ
ｎとした、■基板表面にＳｉＯ２／ Ｂｚ０３系の堆積
物が存在しないこと、 ■パターン内部に堆積物によるエツチング残が存在しな
いこと、 ■ｎ→ 層でのサイドエツチングが存在しないこと、 ■トレンチ底部に底荒れが存在しないこと、■トレンチ
側壁荒れが存在しないこと、■サブトレンチが存在しな
いこと、 としたので、有効領域は現実に実施可能な領域である。
鄭３流量＝０のデータは取らなかった。第２図（ｂ）〜
Ｕ）において、砂地で囲まれた領域内が有効領域で、有
効の判定基準は、 ■エツチング速度 ４．０００人／ｍｉｎ≦Ｅ、Ｒ，≦９，０００人／ｍｉ
ｎとした、■基板表面にＳｉＯ２／ Ｂｚ０３系の堆積
物が存在しないこと、 ■パターン内部に堆積物によるエツチング残が存在しな
いこと、 ■ｎ→ 層でのサイドエツチングが存在しないこと、 ■トレンチ底部に底荒れが存在しないこと、■トレンチ
側壁荒れが存在しないこと、■サブトレンチが存在しな
いこと、 としたので、有効領域は現実に実施可能な領域である。
以上述べてきたように本発明によれば、トレンチの底荒
れ、側壁荒れが抑制され、サブトレンチの発生を抑止で
き、炭素を主成分とした反応生成物によるシリコン基板
汚染から回避できる、などの効果がある。
れ、側壁荒れが抑制され、サブトレンチの発生を抑止で
き、炭素を主成分とした反応生成物によるシリコン基板
汚染から回避できる、などの効果がある。
第１図は本発明実施例断面図、
第２図（ａｌ〜０）は本発明の実施態様を示す線図、第
３図〜第５図は従来例断面図である。 第１図において、 １１はシリコン基板、 １２は ５ｉＯｚ膜、 １３はＳｉ７Ｎｇ膜、 １４はＰＳＧ膜、 １５はエツチングマスク材、 １６はトレンチ、 １７は堆積物、 １８は窓である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 冬窟朗′＃１文電例薗重加 第１図 、１−肥朗Ａ＊前豚様を科簿工 城未ｌ？ｆ＋１断ｔコ 第３ 閏 ／ トレン′ｒ ２２ 次刺ｉｌｌ含イ加コプコ 第牛図 ・１５μｍ１虹引箇 第５図
３図〜第５図は従来例断面図である。 第１図において、 １１はシリコン基板、 １２は ５ｉＯｚ膜、 １３はＳｉ７Ｎｇ膜、 １４はＰＳＧ膜、 １５はエツチングマスク材、 １６はトレンチ、 １７は堆積物、 １８は窓である。 代理人 弁理士 久木元 彰 復代理人 弁理士 大 菅 義 之 冬窟朗′＃１文電例薗重加 第１図 、１−肥朗Ａ＊前豚様を科簿工 城未ｌ？ｆ＋１断ｔコ 第３ 閏 ／ トレン′ｒ ２２ 次刺ｉｌｌ含イ加コプコ 第牛図 ・１５μｍ１虹引箇 第５図
Claims (2)
- （１）シリコン基板（１１）にトレンチ（１６）をリア
クティブ・イオン・エッチングによって形成する工程に
おいて、 エッチングガスとして〔塩素（Ｃｌ＿２）＋酸素（Ｏ＿
２）〕ガスを使用し、 トレンチ（１６）の側壁に二酸化シリコン（ＳｉＯ）を
主成分とする堆積物（１７）を堆積させつつエッチング
することを特徴とする半導体装置の製造方法。 - （２）前記シリコン基板は、ｎ＾＋型の埋没層の形成さ
れたものであり、前記エッチングガスは更に三塩化ホウ
素（ＢＣｌ＿３）を含むものであることを特徴とする特
許請求の範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15108487A JPS63316440A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15108487A JPS63316440A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63316440A true JPS63316440A (ja) | 1988-12-23 |
Family
ID=15510970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15108487A Pending JPS63316440A (ja) | 1987-06-19 | 1987-06-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63316440A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5520770A (en) * | 1990-09-28 | 1996-05-28 | Seiko Epson Corporation | Method of fabricating semiconductor device |
| US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
| JP2008258265A (ja) * | 2007-04-02 | 2008-10-23 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
-
1987
- 1987-06-19 JP JP15108487A patent/JPS63316440A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5520770A (en) * | 1990-09-28 | 1996-05-28 | Seiko Epson Corporation | Method of fabricating semiconductor device |
| US7163871B2 (en) | 2003-01-27 | 2007-01-16 | Elpida Memory, Inc. | Manufacturing method of semiconductor device and oxidization method of semiconductor substrate |
| JP2008258265A (ja) * | 2007-04-02 | 2008-10-23 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
| US8193048B2 (en) | 2007-04-02 | 2012-06-05 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing a semiconductor device |
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