JPS63316520A - 周波数誤差検出回路 - Google Patents
周波数誤差検出回路Info
- Publication number
- JPS63316520A JPS63316520A JP62152143A JP15214387A JPS63316520A JP S63316520 A JPS63316520 A JP S63316520A JP 62152143 A JP62152143 A JP 62152143A JP 15214387 A JP15214387 A JP 15214387A JP S63316520 A JPS63316520 A JP S63316520A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- burst
- frequency error
- phase control
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
時分割方向制御伝送方式におけるＤＰＬＬの制御のため
の周波数誤差を検出する回路に係り、特に受信データか
ら送信クロックの周波数誤差を精度よく検出できる周波
数誤差検出回路に関し、バーストごとのばらつきの影響
を受けることなく、精度よく周波数誤差を検出すること
ができるようにすることを目的とし、 受信信号との周波数誤差に応じてマスタクロックに対す
る位相制御を行って受信信号と位相同期させるＤＰＬＬ
回路において、受信バースト信号を検出するバースト検
出回路と、受信バーストの立ち上りに応じてＤＰＬＬ回
路に位相制御動作を開始させるとともに位相制御方向の
反転を検出して位相制御動作を停止させる判定回路と、
Ｄ Ｐ’ＬＬ回路におけるパルスの増減数を位相制御方
向に応じて累算する周波数誤差カウンタと、受信バース
ト数をカウントするバーストカウンタと、バーストカウ
ンタにおける所定値のカウント時、周波数誤差カウンタ
の累算値を該所定値によって平均化して出力する平均化
手段とを具えて構成する。
の周波数誤差を検出する回路に係り、特に受信データか
ら送信クロックの周波数誤差を精度よく検出できる周波
数誤差検出回路に関し、バーストごとのばらつきの影響
を受けることなく、精度よく周波数誤差を検出すること
ができるようにすることを目的とし、 受信信号との周波数誤差に応じてマスタクロックに対す
る位相制御を行って受信信号と位相同期させるＤＰＬＬ
回路において、受信バースト信号を検出するバースト検
出回路と、受信バーストの立ち上りに応じてＤＰＬＬ回
路に位相制御動作を開始させるとともに位相制御方向の
反転を検出して位相制御動作を停止させる判定回路と、
Ｄ Ｐ’ＬＬ回路におけるパルスの増減数を位相制御方
向に応じて累算する周波数誤差カウンタと、受信バース
ト数をカウントするバーストカウンタと、バーストカウ
ンタにおける所定値のカウント時、周波数誤差カウンタ
の累算値を該所定値によって平均化して出力する平均化
手段とを具えて構成する。
本発明は時分割方向制御伝送方式の通信装置におけるＤ
ＰＬＬの制御のための周波数誤差を検出する回路に係り
、特に受信データから送信クロックの周波数誤差を精度
よく検出できる周波数誤差検出回路に関するものである
。
ＰＬＬの制御のための周波数誤差を検出する回路に係り
、特に受信データから送信クロックの周波数誤差を精度
よく検出できる周波数誤差検出回路に関するものである
。
時分割方向制御伝送方式（ピンポン伝送方式）の通信装
置においては、ディジクル位相同期回路（Ｄ Ｐ Ｌ
Ｌ回路）を具え、回線設定時のトレーニング期間等にお
いて、バースト受信ごとに相手局の信号に対してＤＰＬ
Ｌを引き込み状態にして位相同期するとともに、１バ一
スト期間の残りの期間自走させて自局クロックを発生す
る。
置においては、ディジクル位相同期回路（Ｄ Ｐ Ｌ
Ｌ回路）を具え、回線設定時のトレーニング期間等にお
いて、バースト受信ごとに相手局の信号に対してＤＰＬ
Ｌを引き込み状態にして位相同期するとともに、１バ一
スト期間の残りの期間自走させて自局クロックを発生す
る。
そして、自走期間中にマスタクロックの周波数誤差に応
じた位相誤差が発生ずるので、この周波数誤差を検出し
てＤＰＬＬ回路の制御を行うが、この場合における周波
数誤差の検出を精度よく行い得ることが必要である。
じた位相誤差が発生ずるので、この周波数誤差を検出し
てＤＰＬＬ回路の制御を行うが、この場合における周波
数誤差の検出を精度よく行い得ることが必要である。
従来、この種装置における周波数誤差の検出はバースト
周期ごとに行われ、ＤＰＬＬ回路の制御はこのようにし
て検出した周波数誤差に応して行われるようになってい
た。
周期ごとに行われ、ＤＰＬＬ回路の制御はこのようにし
て検出した周波数誤差に応して行われるようになってい
た。
しかしながらこの場合検出される誤差値は、ディジタル
値であって量子化誤差を伴うとともに、バーストごとに
ばらつきを生じることを避けられない。
値であって量子化誤差を伴うとともに、バーストごとに
ばらつきを生じることを避けられない。
このように従来の周波数誤差検出回路においては、検出
される周波数誤差の精度が十分でないとともにばらつき
を伴うため、ＤＰＬＬ回路によって発生するクロック周
波数の変動が大きく、そのため時分割方向制御伝送方式
によるデータの送受信が円滑に行われなくなる場合が生
じるという問題があった。
される周波数誤差の精度が十分でないとともにばらつき
を伴うため、ＤＰＬＬ回路によって発生するクロック周
波数の変動が大きく、そのため時分割方向制御伝送方式
によるデータの送受信が円滑に行われなくなる場合が生
じるという問題があった。
本発明はバーストごとのばらつきの影響を受けることな
く、精度よく周波数誤差を検出することができる周波数
誤差検出回路を提供することを目的とするものである。
く、精度よく周波数誤差を検出することができる周波数
誤差検出回路を提供することを目的とするものである。
第１図は本発明の原理的構成を説明するものである。
１はディジタル位相同期回路（Ｄ Ｐ Ｌ Ｌ回路）で
あって、周知の構成を有し、マスタクロックと受信信号
との周波数誤差に応じてマスククロツタに対してパルス
を増減させて受信信号と位相同期させる制御を行って自
局クロックを発生するものである。
あって、周知の構成を有し、マスタクロックと受信信号
との周波数誤差に応じてマスククロツタに対してパルス
を増減させて受信信号と位相同期させる制御を行って自
局クロックを発生するものである。
２は周波数誤差カウンタであって、ＤＰＬＬ回路１にお
けるパルスの増減数を位相制御方向に応じて累算するも
のである。
けるパルスの増減数を位相制御方向に応じて累算するも
のである。
３は判定回路であって、検出された受信バーストの立ち
上りに応じてＤＰＬＬ回路１に位相制御動作を開始させ
るとともにＤＰＬＬ回路１における位相制御方向の反転
を検出して位相制御動作を停止させる作用を行う。
上りに応じてＤＰＬＬ回路１に位相制御動作を開始させ
るとともにＤＰＬＬ回路１における位相制御方向の反転
を検出して位相制御動作を停止させる作用を行う。
４はバースト検出回路であって、受信バースト信号を検
出してこれに対応する検出信号を発生する。
出してこれに対応する検出信号を発生する。
５はバーストカウンタであって、受信されたバースト数
をカウントする。
をカウントする。
６は平均化手段であって、バーストカウンタ５において
所定値のバーストがカウントされたとき、周波数誤差カ
ウンタ２の累算値をこの所定値によって平均化して周波
数誤差として出力するものである。
所定値のバーストがカウントされたとき、周波数誤差カ
ウンタ２の累算値をこの所定値によって平均化して周波
数誤差として出力するものである。
受信バーストの立ち上りごとにＤＰＬＬ回路の位相制御
動作を開始し位相制御方向の反転を検出して位相制御動
作を停止して以後ＤＰＬＬ回路を自走させる動作を受信
バーストごとに所定回数繰り返す。そして位相制御動作
ごとのＤＰＬＬ回路におけるパルスの増減数を累算し、
これを所定回数について平均化することによって周波数
誤差を求める。
動作を開始し位相制御方向の反転を検出して位相制御動
作を停止して以後ＤＰＬＬ回路を自走させる動作を受信
バーストごとに所定回数繰り返す。そして位相制御動作
ごとのＤＰＬＬ回路におけるパルスの増減数を累算し、
これを所定回数について平均化することによって周波数
誤差を求める。
従ってバーストごとの周波数誤差検出値に量子化誤差と
ばらつきとを伴う場合でも、これらの影客を受けること
なく、精度よく周波数誤差を検出することができるよう
になる。
ばらつきとを伴う場合でも、これらの影客を受けること
なく、精度よく周波数誤差を検出することができるよう
になる。
第２図は本発明の一実施例の構成を示す図である。
１はＤＰＬＬ回路であって周知の構成を有し、一定周波
数のマスタクロックと受信信号とを位相比較してパルス
の挿入、除去を行うことによって、クロツタを発生する
。２は周波数誤差カウンタであって、アップダウンカウ
ンクからなＱＤＰＬＬ回路においてバースト周期ごとに
生した周波数誤差を累積してカウントする。３は判定回
路であって、ＤＰＬ；Ｌ回路における位相制御方向の反
転が生じたことによって制御の終了を判定する。４はバ
ースト検出回路であって、モノマルチ回路からなり受信
バーストに対応するパルスを発生する。
数のマスタクロックと受信信号とを位相比較してパルス
の挿入、除去を行うことによって、クロツタを発生する
。２は周波数誤差カウンタであって、アップダウンカウ
ンクからなＱＤＰＬＬ回路においてバースト周期ごとに
生した周波数誤差を累積してカウントする。３は判定回
路であって、ＤＰＬ；Ｌ回路における位相制御方向の反
転が生じたことによって制御の終了を判定する。４はバ
ースト検出回路であって、モノマルチ回路からなり受信
バーストに対応するパルスを発生する。
５はバーストカウンタであって、バースト数をカウント
する。
する。
第３図は第２図に示された回路の動作を説明するタイム
チャートである。
チャートである。
以下、第２図および第３図に基づいて本発明の周波数誤
差検出回路の動作を説明する。
差検出回路の動作を説明する。
時分割方向制御伝送方式の回線設定時、Ｒ５Ｔ（リセツ
ト）信号が送出されて、周波数誤差カウンタ２およびバ
ーストカウンタ５がリセツトされ、周波数誤差検出状態
となる。バースト検出回路４はバースト状に送出される
受信信号の先頭によって立ち上り、受信バーストに対応
してハイレベルになるバースト検出信号を発生する。バ
ースト検出信号は判定回路３に与えられ、判定回路３は
バースト検出信号の立ち上りを検出してＤＰＬＬ回路Ｉ
回路して、位相制御動作の開始を指示する信号を発生す
る。
ト）信号が送出されて、周波数誤差カウンタ２およびバ
ーストカウンタ５がリセツトされ、周波数誤差検出状態
となる。バースト検出回路４はバースト状に送出される
受信信号の先頭によって立ち上り、受信バーストに対応
してハイレベルになるバースト検出信号を発生する。バ
ースト検出信号は判定回路３に与えられ、判定回路３は
バースト検出信号の立ち上りを検出してＤＰＬＬ回路Ｉ
回路して、位相制御動作の開始を指示する信号を発生す
る。
Ｄ Ｐ Ｌ Ｌ回路１は位相制御の開始を指示されたと
き、マスタクロックと受信信号との位相を比較して、マ
スタクロックの位相が進んでいるときは、マスタクロッ
クからパルスの除去を行い、マスタクロックの位相が遅
れているときは、マスタクロックに対してパルスの挿入
を行うことによって、マスタクロックと受信信号との位
相を一致させるように動作する。この場合における位相
制御動作は、受信バーストの１周期ごとに行われる。
き、マスタクロックと受信信号との位相を比較して、マ
スタクロックの位相が進んでいるときは、マスタクロッ
クからパルスの除去を行い、マスタクロックの位相が遅
れているときは、マスタクロックに対してパルスの挿入
を行うことによって、マスタクロックと受信信号との位
相を一致させるように動作する。この場合における位相
制御動作は、受信バーストの１周期ごとに行われる。
一方、判定回路３からはＤＰＬＬ回路１における位相制
御の開始とともに、カウントイネーブル信号が周波数誤
差カウンタ２に与えられ、周波数誤差カウンタ２はＤＰ
ＬＬ回路ｌ回路けるＤＰＬＬＩＩＪ御回数をカウント開
始する。この場合位相制御の方向に応じて、例えばマス
タクロツタの位相を遅らせる方向の制御に対してはカウ
ントダウンし、進ませる方向の制御に対してカウントア
ンプする。
御の開始とともに、カウントイネーブル信号が周波数誤
差カウンタ２に与えられ、周波数誤差カウンタ２はＤＰ
ＬＬ回路ｌ回路けるＤＰＬＬＩＩＪ御回数をカウント開
始する。この場合位相制御の方向に応じて、例えばマス
タクロツタの位相を遅らせる方向の制御に対してはカウ
ントダウンし、進ませる方向の制御に対してカウントア
ンプする。
このような制御の進行によって、マスタクロックの位相
が一致点を超えて例えば進みから遅れに変化したとき、
判定回路３はＤＰＬＬ回路における位相制御の終了を判
定して、ＤＰＬＬ回路１に対して位相制御動作の停止を
指示する。従ってＤＰＬＬ回路１は以後自走動作を開始
する。
が一致点を超えて例えば進みから遅れに変化したとき、
判定回路３はＤＰＬＬ回路における位相制御の終了を判
定して、ＤＰＬＬ回路１に対して位相制御動作の停止を
指示する。従ってＤＰＬＬ回路１は以後自走動作を開始
する。
次のバースト検出信号の発生によって再びＤＰＬＬ回路
１における位相制御動作が開始され、以後同様の動作が
繰り返される。周波数誤差カウンタ２は、この間におけ
るＤＰＬＬ回路１における制御回数の累計を求める。
１における位相制御動作が開始され、以後同様の動作が
繰り返される。周波数誤差カウンタ２は、この間におけ
るＤＰＬＬ回路１における制御回数の累計を求める。
バーストカウンタ５は、バースト検出信号の例えば立ち
下がりをカウントして、所定カウント値例えば５に達し
たとき、ＲＥＡＤＹ （レディ）信号を発生する。これ
によって周波数誤差カウンタ２から、そのカウント値を
２ビツトシフトした値が出力される。周波数誤差カウン
タ２の出力値は４バ一スト期間における周波数誤差補正
量の累計値からその下位２ビツトを切り捨てることによ
って、周波数誤差を４バ一スト期間について平均化した
ものとなるので、これを所望の周波数誤差検出信号とし
て用いて、マスタクロックの発振周波数を制御する。
下がりをカウントして、所定カウント値例えば５に達し
たとき、ＲＥＡＤＹ （レディ）信号を発生する。これ
によって周波数誤差カウンタ２から、そのカウント値を
２ビツトシフトした値が出力される。周波数誤差カウン
タ２の出力値は４バ一スト期間における周波数誤差補正
量の累計値からその下位２ビツトを切り捨てることによ
って、周波数誤差を４バ一スト期間について平均化した
ものとなるので、これを所望の周波数誤差検出信号とし
て用いて、マスタクロックの発振周波数を制御する。
なお平均化すべきバースト期間の数が２ｎ （ｎは正
の整数）でないときは、周波数誤差カウンタ２の累算数
を所定数で割算する演算回路を設けることが必要になる
。
の整数）でないときは、周波数誤差カウンタ２の累算数
を所定数で割算する演算回路を設けることが必要になる
。
時分割方向制御伝送方式の通信装置においては、このよ
うなマスタクロックの周波数制御を、回線設定時のトレ
ーニング期間等において従局と主局がそれぞれ１回ずつ
行って、相互のクロック周波数誤差を除去したのちに通
信が行われる。
うなマスタクロックの周波数制御を、回線設定時のトレ
ーニング期間等において従局と主局がそれぞれ１回ずつ
行って、相互のクロック周波数誤差を除去したのちに通
信が行われる。
以上説明したように、本発明の周波数誤差検出回路によ
れば、時分割方向制御伝送方式の通信装置において、Ｄ
ＰＬＬ制御によってマスククロッりの周波数を補正する
ための周波数誤差を検出する際に、複数バースト期間の
ＤＰＬＬ制御回数を求めてこれを平均化することによっ
て、周波数誤差を検出するので、バーストごとのばらつ
きの影響を受けることなく、精度よく周波数誤差を検出
することができる。
れば、時分割方向制御伝送方式の通信装置において、Ｄ
ＰＬＬ制御によってマスククロッりの周波数を補正する
ための周波数誤差を検出する際に、複数バースト期間の
ＤＰＬＬ制御回数を求めてこれを平均化することによっ
て、周波数誤差を検出するので、バーストごとのばらつ
きの影響を受けることなく、精度よく周波数誤差を検出
することができる。
第１図は本発明の原理的構成を説明する図、第２図は本
発明の一実施例の構成を示す同第３図は第２図の実施例
における各部信号を示すタイムチャートである。 １−Ｄ Ｐ Ｌ Ｌ回路 ２・・・周波数誤差カウンタ ３−判定回路 ４−・−バースト検出回路 ５−バーストカウンタ
発明の一実施例の構成を示す同第３図は第２図の実施例
における各部信号を示すタイムチャートである。 １−Ｄ Ｐ Ｌ Ｌ回路 ２・・・周波数誤差カウンタ ３−判定回路 ４−・−バースト検出回路 ５−バーストカウンタ
Claims (1)
- 【特許請求の範囲】 マスタクロックと受信信号との周波数誤差に応じてマス
タクロックに対するパルスの増減を行って受信信号と位
相同期したクロックを発生するディジタル位相同期回路
（１）（以下ＤＰＬＬ回路と略す）において、 受信バースト信号を検出するバースト検出回路（４）と
、 該検出された受信バーストの立ち上りに応じてＤＰＬＬ
回路に位相制御動作を開始させるとともにＤＰＬＬ回路
における位相制御方向の反転を検出して該位相制御動作
を停止させる判定回路（３）と、 ＤＰＬＬ回路におけるマスタクロックに対するパルスの
増減数を位相制御方向に応じて累算する周波数誤差カウ
ンタ（２）と、 受信バースト数をカウントするバーストカウンタ（５）
と、 該バーストカウンタにおける所定値のカウント時、前記
周波数誤差カウンタの累算値を該所定値によって平均化
して出力する平均化手段（６）とを具えたことを特徴と
する周波数誤差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152143A JPH0681042B2 (ja) | 1987-06-18 | 1987-06-18 | 周波数誤差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152143A JPH0681042B2 (ja) | 1987-06-18 | 1987-06-18 | 周波数誤差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316520A true JPS63316520A (ja) | 1988-12-23 |
| JPH0681042B2 JPH0681042B2 (ja) | 1994-10-12 |
Family
ID=15533973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152143A Expired - Lifetime JPH0681042B2 (ja) | 1987-06-18 | 1987-06-18 | 周波数誤差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681042B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002535908A (ja) * | 1999-01-22 | 2002-10-22 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 較正方法を用いた発振器 |
-
1987
- 1987-06-18 JP JP62152143A patent/JPH0681042B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002535908A (ja) * | 1999-01-22 | 2002-10-22 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 較正方法を用いた発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681042B2 (ja) | 1994-10-12 |
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