JPS63318164A - 不揮発性記憶セルおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は浮遊ゲート、集積された不揮発性記憶セル、な
らびにその製造方法に関するものである。

より詳細には、本発明は７ラツシユ型のＥＰＲＯＭ（消
去可能なプログラマブル読出し専用メモリ）および［Ｆ
ＲＯＭ　（’４気的に消去可能な続出し専用メモリ）セ
ルに関する。さらに詳しくは、本発明は集積されたＭＯ
Ｓ’ＥたはＣＭＯＢメモリまたは記憶回路を製造する分
野に適用される。

集積されたａＰＲＯＭまたはＥｇＦＲＯＭは記憶セルと
呼ばれる能動メモリ部を石する集積回路であり、記憶セ
ルは電気的に相互に後続された幾つかの記憶ま次はメモ
リ点および記憶点を制御するのに使用される周辺回路か
ら形成される。本発明は単に能動メモリまたは記憶部お
よびその製造に関する。

最新の浮遊ゲートＥＰＲＯＭセルは、今日、１．２μｍ
技術、すなわち最小帯片および空間が１．２μｍである
技術において２０〜２５μｍ　の表Ｃ１１ｉを有する１
０　　ビットの記憶を許容する。それゆえ、メモリの表
面は０歩的なりソゲラフ正方形（１２００Ｘ１２００ｎ
ｍ”　）の表面の約１４〜１７倍である。

これまで増大した範囲には集積活餐を増大するために集
積回路かつとくにＥＰＲＯＭの寸法を減じるような努力
がなされている。残念ながら、現存のＥＰＲＯＭにおい
ては、２つの要因が記憶セルの寸法の減少をかなり制限
する。

夷１の要因はフィールド酸化物または横部絶縁の上方の
浮遊ゲートの突出である。この突出は記憶点を構成する
種々の層およびこれら種々の層をエツチングするのに必
要なりソゲラフマスクの重ね合せの不正確の結果として
必要である。

＠２の要因はビットラインの接触ホールのまわりに、す
なわち記憶点ドレインの接触ホールのまわりに、ならび
に供給ラインの接触ホール、すなわちガードを絶縁する
記憶点のソースの接触ホールのまわりに設けるような要
求である。

リングラフ寸法の減少は種々めリソグラフレベルの重ね
合わせ精度への比例した改良にエリ一般には達成されな
い。すなわち、上述した制限要因がＥｉｉＦＲＯＭの集
積密度を増大するのに益々大きな欠点となる。

自動配列ま几は自動位置決め方法はフィールド酸化物の
上に突出する浮遊ゲートヲ阻止しおよび／または接触ホ
ールのまわりの絶縁ガードはｇｐＲｏＭＩ７）＃４来の
発生に必要である。

集積密度の問題とは別に、現在公知のａＰＲＯＭげ、書
込みに対応するプログラミングの間中、ドレインに近接
して発生された励起されている電子を浮遊ゲートに注入
するために、約１２ボルトの記憶点の制御ゲートへの高
電圧の印加を必要とする。かかるプログラミング高電圧
の使用は記憶セルを制御するのに使用される周辺回路の
設計に不都合である。

これらの欠点はま友単に特別なＥＰＲＯＭの形であるｇ
ＰＲＯＭにも存在する。これは明らかにＩＥＤＭ８６（
第５８０〜５８３頁〕のニス・ケー・レイ等による論文
「今日のドミナン）Ｅ技術における比較および傾向」お
よびＩ［１Ｍ　８５　（第６１６〜６１９頁）のニスΦ
ムケルジー等による論文「単一トランジスタＥＥｉｉＦ
ＲＯＭセルおよび５１２ＫＣＭＯＢ　　［ＦＲＯＭにお
けるその実施」から推測されることができる。

本発明はフラッシュ型のＩＢＦＲＯＭまたはＢＥＰＲＯ
Ｍのごとき、不揮発性記憶セルおよび上述した欠点の回
避を可能にするその製造方法に関する。

とくに、本発明による記憶セルは最小リングラフ面の４
〜５倍を単に有するメモリ面になるその記憶セルのすべ
ての構成部品の一体的な自動配列を有している。さらに
、本発明による記憶セルはミクロン技術に限定されずか
つサブミクロン技術によって実現されることができる。

加えて１本発明による記憶セルは改善された電気的性能
％性を有する。し友がって、プログラミングの間中のセ
ルアクセス時間は減少されかり誉込み電圧もまた減じら
れる。書込みおよび読出しについて同じで約５ボルトで
ある電圧を使用することを考えることができる。

よシ詳細には、本発明は、（ａ）電気的にかつ横方向に
互いに絶縁される記憶点からなるマトリクスを有し、各
記憶点が基板と接触して第１絶縁体によって形成される
ゲート積層、第２絶縁体によって互いに隔離される制御
ゲートお工び第１絶縁体と接触した面を有する浮遊ゲー
ト、前記ゲート積層の両側上で基板に形成されるソース
およびドレインおよび前記積層の下で基板に配置され力
為りその長さがソースからドレインに通過する第１方向
にしたがって方向づけられるチャンネルを組み込んでお
シ、そして（ｂ）ゲート積層およびドレインへ電気信号
を印加するための導体ラインを有する半導体基板上に集
積された不揮発性記憶セルにおいて、第２絶縁体が、基
板の面に対して垂直でかつ第１方向を含んでいる平面に
おいて、浮遊ゲートがその中に完全に配置される逆Ｕ形
状を有し、かつ前記制御ゲートがま几、突起なしでかつ
その中に第２絶縁体が完全に配置される逆σ形状に形成
されることを特徴とする不揮性記憶セルに関する。

記憶点の浮遊ゲートおよび制−御ゲートの特別な形状は
これら２つのゲート間の結合面を浮遊ゲートの表面の少
なくとも４倍への増加を可能にし、かくして記憶セルの
電気的性能特性を改善する。

好都合には、浮遊グー）Ｕゲートの結合全増大する意味
においてその幅より少なくとも２倍大きい高さを有する
。好ましくは、浮遊ゲートの幅は記憶セルの寸法の減少
に大きく寄与する（１５μｍ以下である。

記憶点における書込みに必要な電圧を減じることにより
セルの電気的性能特性をさらに改善するために、好まし
くは、第２絶縁体の厚さ以下の厚さ含有する第１１１１
Ｑ縁材料が使用される。したがって、浮遊ゲートへの励
起されている電子の注入は浮遊ゲート絶縁体が薄い程よ
り有効となる。

さらに、ドレインの側から記憶点の浮遊ゲートへ注入さ
れる励起されている電子による記憶点の劣化は大きなゲ
ート間絶縁体の結果として減じられる。０．５μｍ以下
の幅′を持つ浮遊ゲートかつしたがって０．５μｍ以下
のチャンネルを持つ記憶点の場合において、この劣化の
作用を減じるために僅かにドーピングされたドレイン構
造全製造することが考えられることができる。

好都合には、ゲート積層を制御しかつワードラインに対
応する導体ラインは記憶点のチャンネルの方向に対して
平行な帯片によって構成されかつドレインをｆｌＪ　御
しかつビットのラインに対応する導体ラインは記憶点の
チャンネルの方向に対して垂直である。これは記憶点の
ソースおよびドレイン用の電気接触ホールがその中に画
成される絶縁層の使用の回避を可能にしかつしたがって
前記接触ホールのまわシの絶縁ガードの必要を除去し、
したがって前記記憶セルの寸法全署しく減少する。

好ましくは、ドレイン用制御うイン訃よびソースに供給
する制御ラインはＡＩ、Ｗ、Ｍｏ、Ｔａのごとき金Ｍ−
？たは、Ｔ１８１２．’ｒａ８１２．Ｍｏ８１□、Ｗ８
１２゜Ｐｔ８１のごとき耐熱性金属のケイ化物から作ら
れる。

ビットおよび／または供給ラインが金ＩＩ！Ａから作ら
れるとき、制御導体ラインと半導体基板との間の反拡散
バリヤ層金、前記導体ラインの金属の基板への拡散を防
止するために、設ける必要がある。

この反拡散層はＴｉＮ、またはＴｉＷからなることがで
きる。

好都合ｖｃは、ゲート積層全制御するための導体ライン
は金属かつとくにアルミニウムまたはタングステンから
作られる。

本発明にまた、（ａ）横部絶縁によって互いに電気的に
絶縁される複数の記憶点からなるマトリクスを有し、各
記憶点が積層された形状でかつ互いに絶縁される浮遊ゲ
ートおよび制御ゲート、ゲート積層の両側に配置される
ソースおよびドレインおよびその幅がソースからドレイ
ンへの第１方向にしたがって方向づけされる前記積層の
下に配置されるチャンネル金有し、そして（ｂ）前記記
憶点のゲート積層およびドレインへ電気信号を印加する
ための導体ラインを有する半導体基板上に集積された不
揮発性記憶セルの製造方法において、浮遊ゲートが第１
材料からなるステップ上に第１材料に関連して選択的に
エツチングされることができる第２導体材料からなる層
を等方性で堆積し、続いてステップが露出されるまで第
２材料からなる層ヲ異方性でエツチングすることにＬｐ
展造されることを特徴とする不揮発性記憶セルの製造方
法。

本発明による浮遊ゲートの製造はサブミクロンの幅かつ
とくに０．５μｍ以下の幅を持つ浮遊ゲート、ならびに
その幅を著しく越える高さを有する浮遊ゲートの正確な
製造を可能にする。従来においては、浮遊ゲートの高さ
は一般にその幅以下で十分である。

好都合には、ゲート積Ｎは、以下の連続する工程、すな
わち、 （ａ）第１材料からなるステップｙｆｒ第１の導電型式
の半導体基板上に製造し、前記ステップが第１方向に対
して垂直に方向づけられた小さな帯片の形であり、 （ｂ）ステップ間の基板上へ第３絶縁材料を堆積し、（
ｅ）ステップおよび第３材料上［＠２材料からなる層を
等方性で堆積し、 （ｄ）第１帯片に対して平行な第２の導電性帯片を得る
ために第２材料層を異方性でエツチングし、（ｅ）ステ
ップおよび第２材料によって被覆されない第゛３材料の
領域を除去し、 （ｆ）工程（ｅ）の間中に露出された基板の領域および
第２の導電性帯片上に第４の絶縁材料を堆積し、（ｇ）
第２の導電性情片に向い合っている突出部分を有する第
４材料上に第５の導電性材料を堆積し、（ｈｌ突出する
第５材料部分を第６材料によってマスクし、 （１）側６材料によって被覆されない第５および第４材
料の領域を除去し、 （ｊ）第２帯片に対して垂直に方向づけられかつ前記積
層の長さを画成する第６の帯片の形でリングラフィマス
クを製造し、 （ｋ）マスクされない第５．第４および嘱６の材料の領
域ｔ′除去し、かくして前記ゲート積層を製造し、 （１）前記マスクを除去する工程を実施することによシ
形成される。

割鈎ゲートが３つの側で浮遊ゲートをＭ、覆するという
ｌ！実はこれら２つのゲート間の最大結合の保証金可能
にする。

本発明によれば、２Ｍゲートの、不揮発性記憶セルを製
造する方法は以下の連続する工程、すなわち、 （ａ′〕半導体基板上に第１材料〃為らなるステップを
製造し、 Ｃｂ’）　１ｍｍスステップの基板上に第３絶縁材料を
堆積し、 （ｏ勺前記ステップおよび前記側３材料上に第２材料層
を等方性で堆積し、 （ｄ′〕第２導寛性帯片を得るように第２材料層を異方
性でエツチングし、 〔ｅ′〕曲記ステップおよび前記第２材料によって被覆
されない纂３材料の領域全除去し、（ｒ’）ｍ４材料を
堆積し、 （ｇ’）　ｍ　４材料層上に第５の導電性付料金堆積し
、（ｈ′）突出する第５材料部分をｍ６材料によってマ
スクし、 （１′）前記Ｉｊ！６材料によって被覆されてない第５
材料の領域全除去し、 （ｒ′）ソースおよびドレインを形成するように前記突
出部分に隣接して基板の領域に第２の４％性型式のイオ
ンを注入し、 （ｋ’）　ｆｉＪ記突小突出第５材料部分の縁部に第７
の絶縁材料からなるスペーサ全製造しかつ第６材料によ
って被覆されない編４材料領域を除去し、（１′）前記
鶴２導電性帯片に対して平行に方向づけられる前記ソー
スおよびドレイン上に第１導体ラインを製造し、 （ｍ′）前記′＄、１導体ラインを第８絶縁材料で被覆
し、 （ｎ’）　Ｍ　３帯片の形でリソグラフィマスクを発生
し、 （ｏ′）マスクされない嘱５、第４、第２および第３材
料の領域を除去しかつこの方法において前記ゲート積ｗ
Ｉを夷遺し、 （ｐ′〕前記マスクを除去し、 （ｑ′）工程（Ｏ１９で得られた積増間空間を第９材料
で充填し、 （ｒ′）前記第１導体ラインに対して垂直に方向づけら
れ次積層上に８ｇ２導体ラインを製造する工程からなる
。

導電性または絶縁材料力為らなることができる第１材料
は、藁３材料が第１材料から独立してエツチングされる
ことができかつその逆も可能であるために、嘱３材料と
異ならねばならない。

前述した利点とは別に、本発明による方法はリソグラフ
マスクの数を３つに、すなわち絶縁ステップの位置全画
成するためのマスク、ゲート積層の幅を画成するための
マスクおよびゲート積層全制御するための導体ラインの
寸法を画成する友めのマスクに減少することにより公知
の方法に比して顕著な簡単化を呈する。

さらに、これらのマスクは簡単な形状（平行な帯片）を
有しかつしたがって製造し易い。

本発明の他の特徴および利点は非限定な実施例および添
付図面に関連しての以下の説明から推測されることがで
きる。

第１図に示すごとく、本方法の第１の段階ｉｐ型単結晶
シリコン、方向付け１００の半導体基板２上に１μｍの
厚さを有する二酸化ケイ素（８１０１２）層４を形成す
ることからなる。該層４は化学蒸気相堆積（ｃＰＶＤ）
によって得られる。

フォトリングラフィによって次いで種々の記憶点の位置
かつとくに浮遊ゲートの位置全画成するための第１樹脂
マスクが製造される。このマスク６は平行な直線帯片８
の形であシかつまた方向ｙにおいて８ｇ１図の断面平面
に対して垂直である。

方向ｙは記憶セルのワードのラインの方向に対応する。

これらの帯片８は一定の幅を有しかつ等間隔である。そ
れらは、例えば、２５μｍだけ間隔が置かれ、２５μｍ
の幅および２朋の長さを有している。

第２図に示されるように、これに続いて、互いにかつ方
向Ｙに対して平行である二酸化ケイ素帯片１０を形成す
る几めに、樹脂帯片８によって被覆されない１１４の領
域の除去が行なわれる。この除去は二酸化ケイ素層に関
してＣＨＦ３プラズマを便用する反応イオンエツチング
によって行なわれる。エツチングはマスクされないケイ
素領域２が露出されるまで継続される。

酸素プラズマによる樹脂マスク６の除去後、熱酸化はス
テップ間に約１５ｎｍの二酸化ケイ素層１２を形成する
几めに嬉出された基板領域について１０分間９００℃で
行なわれる。前記酸化物１２においてしたがって記憶セ
ルの記憶点の浮遊ゲートのゲート酸化物が画成される。

完成した構造上に、次いでＰＯＣｌ３拡散によってリン
でドーピングされた多結晶ケイ素＃１４が等方性で堆積
される。化学蒸気相堆積（ｃ−ＶＯまたはＬＰＣＶＤ）
Ｋよって堆積されたこの層１４は２５０ｎｍの厚さを有
している。前記層１４にはしたがって記憶点の浮遊ゲー
トが形成される。

これに続いて絶縁帯片１０が約２５０ｎｍの厚さにわ几
って露出されるまで８Ｆ６　プラズマを使用するケイ素
層１４のマスクなしエツチングが行なわれ、その結果多
結晶ケイ素に、第３図に示される方法において、帯片１
０の縁部のみに残される。これは方向ｙに対して平行な
導電性帯片１６の形成に至り、その幅ｌはケイ素（７９
３７３層１４の厚さに等しくかつそれに記憶セルの浮遊
ゲートが画成される。前記セルの浮遊ゲートの下に画成
される各記憶セルのチャンネルの長さはｌに等しい。

これに続いて、基板の導電性に対して逆の導電性での基
板のドーピングが行なわれる。このドーピングは１００
ＫｅＶのエネルギに工りかり５×１０”　ａｔｍ／、−
ｊ　　の投与量でｐ型基板２）Ｃついてヒ素イオンを注
入することにより行なわれる。かくして導電性帯片１６
間に記憶点のドレイン（書込みにおいて）を部分的に構
成するＮ＋領域１９を得ることができる。

次いで、８１０．帯片１０はフッ化水素＠溶液を使用す
る１μｍの厚さにわたる化学エツチングを行なうことに
よって除去される。この化学エツチングはま几スペーサ
１６の形成の間中に露出された酸化ケイ素領域１２の除
去を可能にする。得られ７′ｃ構造は４４図に示しであ
る。

これに続いて、同時に、セルの記憶点の制御ゲートのゲ
ート酸化物１Ｂおよび記憶点のゲート間酸化物２０を形
成するために、露出されかウスペーサ１６間に配置され
た導電性帯片１６と基板の領域のケイ素の熱酸化が行な
われる。これらの酸化ケイ素１８および２０は２５ｎｍ
厚の酸化物を得るために１０分間９００℃での熱酸化に
より製造される。

酸化物１８お工び２０上にセ次いで他の多結晶ケイ素＃
２２が形成され、この層はＰＯＣＩ、拡散によシリンで
ドーピングされかつしたがってそこに記憶点の制御ゲー
トが製造される。ＣＶＤまたはＬＰＧＶＤによって堆積
された層２２は２５０ｎｍの厚さを有している。

ケイ素層２２上には次いで低圧化学蒸気相堆積（ＬＰＣ
ＶＤ）　　を使用する約８０ｎｍの厚さのチッ化ケイ素
層２４が堆積される。

チツ化物層２４上には、フォトリングラフィに通常使用
されるのと同様にかつ１８００ｎｍの厚さにわたって感
光性樹脂層２６が堆ｍされる。任意に、この樹脂層に対
して、例えば樹脂の良好な拡散金得るために１５分間約
２００℃で焼き同める熱処理が行なわれる。

これに続いて、前記樹脂層の０２プラズマを便用する異
方性エツチングが行なわれ、その結果樹脂は構造の起状
の中窒部にのみ保持される。結果として生じる構造は第
５図に示しである。

樹脂２６によって被覆されてないチッ化物層２４の領域
は次いでエツチング剤としてＣＨＦ３１使用する反応イ
オン異方性エツチングによって除去される。チツ化物層
２４のエツチングは材料積層の平行帯片２８間にかつ前
記帯片の縁部上にのみチツ化物を保持するように行なわ
れる。

例えば酸素プラズマを便用する樹脂２６の残部の除去に
続いて、６０ｎｍの厚さにわ友って露出される多結晶ケ
イ素２，２の熱酸化は３０分間９００℃の温度で行なわ
れ、その結果８１０２スタツト３０が突出部２８の上に
力為つ第６図に示されるように形成される。これに続い
てＨ３Ｐ０．溶液中での化学エツチングに工りチツ化物
層２４の残部の除去が行なわれる（４７図〕。

これに続いて、帯片２８間に存するケイ素を除去するた
めにかつ局部酸化３０の下にのみ多結晶ケイ素を保持す
る几めに、多結晶ケイ素／１ｉ２２のマスクなしのエツ
チングが行なわれる。これはエツチング剤として８？６
を使用する反応イオンエツチングによって行なわれる。

記憶点のソースおよびドレインは次いで基板と逆の導電
性を有する基板２のドーピングを使用することにより形
成される。ｐ型ケイ素基板に関して、前記ドーピングセ
５　ｘ　１０　　　ａｚｍ１５４　　の投与量およＵ　
１００　Ｋ　ｅ　ｖのエネルギでヒ素イオンを注入する
ことにより行なわれることができる。注入された領域３
２はソースとして役立ちかつ領域１９と関連づけられる
領域３４に情報の曹込みの間中ドレインとして役立つ。

先行する工程は記憶セルの獲得を可能にし、そのソ・−
ス３２は側倒ゲートによる記憶セルのチャンネルの部分
的重なりに対応するドレインと違って側倒ゲートによっ
て被覆されない。かかる配置は漏洩１１を流の回避を可
能にする。

これに続いて、例えば低圧化学蒸気相堆積法を使用する
。約３００ｎｍの厚さを有する二酸化ケイ素層３６の等
方性堆積が行なわれる。結果として生じる構造は第７図
に示されている。

第８図に示されるように、これに続いて、材料積層２８
のエツチングされ穴縁部すべてにのみ絶縁帯片またはス
ペーサ３８を保持するために、層３６のエツチングが行
なわれる。これらのスペーサ３８はエツチング剤として
ＣＨＦ３’ｉ使用する反応イオン異方性エツチングによ
って得られる。

これらのスペーサ３８は等方性で堆積された８１０２層
３６の厚さによって画成され７ｔ３００ｎｍの幅である
。このエツチングはマスクなしの型からなる。また、２
つの連続的なスペーサ３８間の二酸化ケイ素１８の除去
を可能にする。

これに続いて、基板に注入されたソースおよびドレイン
のイオンを電気的に活性化するために、例えば３０分間
８５０℃での、構造の熱処理が行なわれる。

これに続いて、ケイ素化合物を形成することができる金
属の完成した構造上へのＮｊ４０の堆積が行なわれる。

このノ曽はとくにマグネトロンスパッタリングによって
堆積される約３０ｎｍ厚のチタン層である。

完成した構造は次いで約１５分間６００℃の温度でかつ
中和ガス雰囲気（例えばＮ２）中でアニーリングされる
。この芥囲気は、スペーサ３８間で、すなわち、ノース
３２およびドレイン１９゜５４上で、互いに接触して基
板２のケイ素との金属（チタン）の反応により、第９図
に示される工うに、ケイ素化合物４２　（Ｔｔｓｉ□）
の形成を可能にする。

これに続いて、ケイ素と接触してなくかつしたがってケ
イ素化合物によって形成されないＮ４０の部分の除去が
行なわれる。ケイ化チタンに関連してチタンの選択的な
除去が硝酸お工びフッ化水素酸の混合物を使用して化学
的に行なわれる。得られた導体ライン４２に、記憶セル
への情報の書込みまたニ読出しの間中、ソースおよびド
レインに日ｊ加されるべき゛電気信号を徹送するのに使
用される。

リンケイ酸塩ガラス（ＰＳＧ）ま７ｃハホウ累リン酸塩
カラス（ＢＰ８Ｇ）からなる約８００ｎｍの絶縁層４４
が次いで化学蒸気相堆積によって堆積される。１ｍ　４
４に欠いでそれ全流動化しかつ密度を高めるように、３
０分間８５０℃の温度で熱処理を受ける。次いで絶縁層
４４は約８００ｎｍの感光性「プレーナー化」樹脂層４
６によって複機される。例えば３０分間２００℃の温度
に加熱する熱処理は、樹脂層の適宜な伸張を可能にする
。

これに続いて、帯片２８の頂部の多結晶ケイ素２２が露
出されるまで樹脂、ガラスおよび酸化物ｌＣ１頭してと
同一エツチング速度で樹脂層４６、ガラス４４および局
部酸化物３０の同時エツチングが行なわれる。構造は第
１０６図および第ＩＱｌ）図に示される。

このエツチングはフッ素含有剤（ｃＨＦ３１九はＣＦ、
　）および酸素を使用する反応イオンエツチングによっ
て異方性で行なわれ、フッ素化合物は酸化物およびカラ
スをエツチングするのにｔｔ用されかつ酸素は樹脂をエ
ツチングするのに使用される。

第１０ａ図に示されるように、本方法の次の工程はゲー
ト積層の長さかつそれゆえチャンネルの幅を画成する新
たな感光性樹脂リングラフマスク５０を形成することか
らなる。該マスク５０はし九がって方向Ｘに対して平行
な帯片５２の形である。これらの帯片５２は１．２μｍ
の幅でかつ互いから１，２μｍの間隔を有する。

前記マスクによってかつ第１１図に示されるように、マ
スク５０の樹脂帯片５２によって被覆されない連続ｒｆ
！Ｉ２２の帯片２８の領域の除去が行なわれる。この除
去は８１０２８２０　、１８および１２に関してはエツ
チング剤としてＣａｐ３．ｅかつケイ素Ｎ４２２および
１４に関して８Ｆ６を使用する連続する反応イオン異方
性エツチングによって行なわれる。エツチングは基板が
露出されるまで行なわれ、構造は第１１図に示しである
。そこで浮遊ゲ−）１６ａおよび制御ゲー）２２ａから
なる積層５４が完成される。ゲートおよびゲート間絶縁
体にそれぞれ参照符号１２ａおよび２０ａ’ｉ有してい
る。

酸素プラズマによる樹脂マスク５０の除去に続いて、熱
酸化５６は基板２の露出された領域および５Ｑｎｍの厚
さを有するｎｔ層５４のエツチングされた縁部について
、２０分間９００℃の温度で行なわれる。

これに続いて、化学蒸気相堆ａｔヲ使用する８００ａｍ
の厚さにわたって絶縁層、例えばホウ素リンケイ酸塩ガ
ラス５８の堆積が行なわれる。該層は次いでこれを流動
化しかつ密度を高めるように、３０分間８５０℃で熱処
理を受ける。

次いで、＃５８は８００ａｍの厚さの「プレーナー化」
感光性樹脂層５９で被覆される。３０分間２００℃の温
度での加熱は樹脂層６０の適宜な伸張を可能にする。

次いで、同時エツチングはゲート積層５４のケイ素２２
が露出されるまで樹脂層５９およびＢＰＳａ層５ＢＩＣ
ついて行なわれる。得られた構造は第１２図に示される
。このエツチングはガラスをエツチングするのに反応イ
オンエツチングおよびフッ素含有剤（ｃＨＦ３またはＣ
Ｆ、　）わかり樹脂をエツチングするのに酸素全使用し
て異方性で行なわれる。エツチング獲得られる構造は第
１３図の平面図に示される。

本方法の次の工程（第１２図）は、マグネトロンスパッ
タリングによって堆積される、それぞれＴｉＷおよびＡ
１および１００ａｍおよび６００ａｍの２りの重な９合
つｍ導電性層６０．６２を堆積することからなる。

これに続いて、マスク５０と同一でかつまた方向Ｉに対
して平行で、１．２μｍの幅を有しかつ１．２μｍだけ
互いに分離される帯片６６を有する第３の感光性樹脂マ
スク６４の形成が行なわれる。このマスクはワードライ
ンの寸法、すなわちゲート積ｊ−５４の制御導体ライン
の寸法の画成を可能にする。

マスク６４を使用して、）幡６２および６０は次いで樹
脂で被覆されてないそれらの領域を除去するためにエツ
チングされる。得られる構造は第１４図に示される。こ
のエツチングはエツチング剤としてアルミニウム層６２
に関してＣＣｌ４をかつＴ　ｉ　Ｗｌ會６０に関して８
Ｆ、　全使用する反応イオン異方性エツチングによって
行なわれる。これはＩに対して平行な帯片の形でゲート
制御導体ラインを付与する。

本方法の最終工程は酸素プラズマによりマスク６４ｆｔ
除去することからなる。

前述された本発明の方法は準平面構造の獲得を可能にす
る。さらに、この方法は３つのマスキングレベル６．５
０および６４のみを含み、各々平行帯片によって形成さ
ハかりしたがって比較的簡単な構造を有している。

第１５図および第１６図はケイ素化合物導体ライン４２
’に２層チツ化チタンおよびタングステン導体ラインに
よって置き換えることからなる前述した男法の変形例を
示す。

スペーサ３８を製造しかつ記憶点のソースおよびドレイ
ン３２お工び１９．３４の注入アニーリング後、１１０
０ｎの厚さを有するチツ化チタン（Ｔｉｅ）層６６が堆
積され、これにマグネトロンスパッタリングを使用する
８００ｎｍの厚さのり／ゲステンノー６８が続く。Ｔｉ
Ｎ層６６は続いて起こる熱処理の間中／８６８の金属と
ケイ素との間のおらゆる反応全阻止するような拡散バリ
アとして役立つ。

これに続いて、例えば１８００ｎｍの厚さの感光性樹脂
ＮＪ７０の堆積が行なわれ、該層７０は、前記層全適Ｉ
伸張する九めに、１５分間約２００°Ｃでの熱処理を受
ける。樹脂層７０は、第１５図に示されるように、構造
の起状の中空部にのみ樹脂を保持するように、エツチン
グされる。

これに続いて、Ｊ茜６８および６６のエツチングおよび
樹脂７０の除去が同時に行なわれる。エツチングは反応
性イオンエツチングおよびｒｉＮｌ＠およびＷ鳩に関し
て８Ｆ６を要用して異方性で行なわれる。エツチングに
帯片２８の下に約５００ｎｍの高さにわたって行なわれ
る。得られる構造は第１６図に示されかつ得られる導体
ラインに参照符号６６＆および６８ａを有する。前述の
ごとく、これに続いて、ガラス層４４の堆積が行なわれ
る。

以下の説明は本発明の方法によって得られるＥＥＩ：Ｆ
ＲＯＭセルについてなされる。第１７図に示されるＥＰ
ＲＯＭは、従来の記憶セルにおけるｊ’ｌｃｐ型単結晶
ケイ素基板２６に製造されるｎ　型のソース３２および
ドレイン１９．３４全各々有するマトリクスまたはメモ
リのアレイまたは記憶点５５ｆ有する。ゲート積層５４
はソースとドレインとの間に設けられる。ソース刀）ら
ドレインへ通過する記憶点のチャンネルは方向Ｉに方向
付けされる。

基板２６から出発して、これらの積層５８は１５＆ｍの
厚さの二酸化ケイ素ゲート絶縁体１２ａ。

該絶縁体１２ａと少種するリンドーピングされた多結晶
ケイ素浮遊ゲート”　”　ｓ　２５　ｎ　ｍの厚さの、
５１０２ゲ一ト１山絶縁体２０ａお工び２５０ｎｍの厚
さのリンドーピングされ友多結晶ケイ索制−ゲ−）２２
＆によって形成される。これらの積層は代表的には、従
来蚊術における６００〜７００ｎｍに対抗するＬうに、
１０００〜１５００　ｎ　ｍの闇の高さに！する。

本発明によれは、各ａビ憶点の浮遊ゲート１６ａは、基
板圓に対して垂直なかつ記憶点のチャンネルの方向ｘｆ
含んでいる平面（第１図ないし＠９図の平面）において
、約２５０ｎｍの幅！、約１．２μｍの長さＬお工び１
μｍの高さを有するスタッドの形状を有する。浮遊ゲー
トはその一部の３１同所でゲート間絶縁体２２ａｉＣ↓
つて被覆され、該杷縁坏は、２Ｓ敬而に対して垂直なか
つ方向Ｉを含んでいる平面内で、逆σの形状を有してい
る。

この絶縁材料Ｕはそれ月俸制御ケート２２内に完全に配
置され、該制御ゲートはまた基板内に対して垂直なかつ
方向ｘｆ含んでいる平面内で逆Ｕの形状になっている。

制樹１ゲート２２を基板から電気的に絶縁するために、
σの分岐部の端部にゲート絶縁体１８ａが設けられ、前
記絶縁体は８１０２からなりかり２５＆ｍの厚さを有し
ている。

制御ゲート２２ａのりはメモリ集＆冨度を増大するのに
寄与する方向ｘｉＣ伸張しない。さらに、制御ゲート２
２ａｌｄ記憶セルのドレイン１９．３４をかつしたがっ
て浮遊ゲート１６＆の下のチャンネルを部分的に被覆し
、それは第１チヤンネルに隣接する第２チヤンネルの形
成となる。

記憶点５５を互いに電気的に絶縁するために、横部絶縁
５８ま友は４４が設けられる。これらの絶縁はリンでド
ーピングされた二酸化ケイ素（ｅｉｏ２）、リンケイ酸
塩ガラスまたはホウ素リンケイ酸塩ガラスからなること
ができる。加えて、５１０２スペーサ３８は積層５４の
両倶１に設けられる。これらのスペーサ６８は帯片の形
でありかつ記憶点のチャンネルに対して垂直な方向ｙに
方向づけられる。

本発明によれば、種々の記憶点の浮遊ゲート１６ａおよ
び制御グー）２２ａは横部絶縁３８゜５８．４４の上方
に延在せすがっ前記絶縁に関連して自動配列または自動
位組決めされる。

本発明によれば、ワードラインに対応する制御グー）２
２ａの相互接続は、記憶点の方向ｘに対して平行に方向
づけられる金属導電性帯片６０　ａ。

６２ａによって引き起される。これらの帯片は２重層Ｔ
ｉＷ−Ａｌからなることができ、ＴｉＷは制御ゲート２
２ａと接触している。

さらに、ビットラインに対応する記憶点のドレイン３４
の接続はゲートを接続する金属ラインに対してかつそれ
ゆえ記憶点のチャンネルに対して垂直である方向ｙに対
して平行な導電性帯片４２ａに工つて引き起される。

同一方法において、前記記憶点の供給ラインに対応する
記憶点のソース３２の接続はドレインを接続する導電性
帯片４２ａに対して平行な導電性帯片４２ｂによって構
成される。ビットおよび供給ラインは１″！！たはそれ
以上の金＆ｊ４層（Ａｌ、Ｗ。

Ｉ’ａ、Ｍｏ等）からまたはＴ１８ｉ２．Ｔａ８１２．
ＭｏＥｌｉ２．Ｗ８１□。

Ｐｔ８１のごとき耐熱性省属ケイ素化物から作られる。

特定な記憶点の内容音読み出すために、５ボルトの電圧
を印加しかつ対応する供給ライン４２ｂ′Ｊ：Ｉ：接地
することによυビットライン４２ａＫ極性を与える必要
があり、他の供給ラインは懲性を与えられていない。こ
れは同一ビットライン４２ａｔ共にする２つのｆｌａｌ
ｌ記憶点が同一ワードライン６０ａ　、６２ａによって
活性化されるという事実のために必要である。書込みお
よび読出しの間中、供給ラインおよびワードラインに印
加される電圧は約５ボルトである。書込みにおいて、ソ
ースお工びドレインの作用は読出しの間中のそれらと反
対である。

上記説明は例示の方法においてのみ明瞭に示されかつ変
更は本発明の範囲を越えることなく考えられることがで
きる。とくに、種々の層の厚さを変更し、二酸化ケイ素
絶縁層をチッ化ケイ素層に置き換えかつ多結晶ケイ素導
電性層七耐熱性金属またはケイ素化合物のごとき他の導
電性層に置き換えることもできる。

同一方法において、反応性イオンエツチング作業全マイ
クロエレクトロニクスにおいて一般に使用される他の湿
式または乾式エツチング方法に置き換えることができる
。さらに、銅または銀珈のごとく、エツチングし難い金
属から作られる層の場合において、イオン加工法全使用
することができる。

上記説明はＥＰＲＯＭセルの製造にのみ関する。

フラッシュ型ＥＰＲＯＭの場合において、１５ｎｍのゲ
ート酸化物１２ａに代えてＩ　Ｑｎｍを使用することが
単に必要である。このようなセルにおいて、情報の書込
みおよび読出しはＥＰＲＯＭセルにおける工うに行なわ
れかつ消去は５ま７’Ｃは１０ボルト全対応する供給ラ
イン４２ｂＴｌｃかつ−５または０ポル）ｋ対応するワ
ードラインに印加することにより行なわれる。

各記憶セルの制御ゲートが前記セルのチャンネルを部分
的に櫃うという事実は漏洩電流の回避または少なくとも
制御を可能にし、これはとくにｌＰＲＯＭセルの場合に
有利である。これはまた、２つの隣接セルまたはスプリ
ットゲートの獲得かつそれゆえ負のしきい値に関する欠
点の回避全可能にする選択トランジスタと関連づけられ
るＥＰＲＯＭセルの獲得を可能にする。

各記憶セル用の選択トランジスタの重要性は１９８５年
のＶＬＢＸ／’：／ドブツク、第１６７〜１６８頁のニ
ス・グー・レイ等による「ＶＬＳＩ。

電気的に消去可能なプログラマブル読出し専用メモリ」
と題する論文に強調されている。記憶セルのマトリクス
の同一列の選択されないセルの消去を阻止することがで
きる選択トランジスタの第２の機能は、消去が同一列の
すべてのセルに行なわれるため、フラッシュ型Ｅ　Ｐ　
ＲＯ）Ａにおいて断念される。

最終的に、上記説明は記憶セルまたは実際のメモリの製
造にのみ関連するが、記憶セルと同一平面に配置される
周辺および制御回路は従来の方法において製造されかつ
本発明の一部を構成しない。

【図面の簡単な説明】

第１図は本発明によるＥＰＲＯＭ記憶点を製造するため
の工程全略本する斜視図、 第２図、第３図、第４図、第５図、４６図、第７図、第
８図、および第９図は本発明による方法の種々の工程を
示す縦断面図、 第１０ａ図お工び°第１０ｔ＋は斜視図、１１１図、第
１２図は断面図、　　　　４１３図は平面に、 第１４図は断面図、 第１５図および第１６図は本発明による方法の変形例を
示す断面図、 ５ｇ１７図は本発明によるＥＰＲＯＭセルを略本する斜
視図である。 図中、符号２は基板、１０はステップ、１２は第３４８
縁材料、１２ａは第１絶縁体、１４は第２材料層、１６
はｇ２導電性帯片、１６ａは浮遊ゲート、１８．２０は
第４絶縁材料、１９．３４はドレイン、２０＆は＠２絶
縁体、２２は第５導電性材料、２２ａは制御ゲート、２
８は突出部、３０はマスキング、３２はソース、３８は
スペーサ、４２ａ　、４２ｂ　、６６ａ　、６８ａｌ’
！導体ライン、４４は第８絶縁材料、５０はリングラフ
マスク、５２は第２帯片、５３は記憶点、５４はゲート
積層、５８は第９材料、６６．６８は第１０導電性材料
、７０は樹脂層である。 （外６名〕

Claims (16)

【特許請求の範囲】
1. （１）（ａ）電気的にかつ横方向に互いに絶縁される記
   憶点からなるマトリクスを有し、各記憶点が基板と接触
   して第１絶縁体によつて形成されるゲート積層、第２絶
   縁体によつて互いに隔離される制御ゲートおよび前記第
   １絶縁体と接触した面を有する浮遊ゲート、前記ゲート
   積層の両側上で前記基板に形成されるソースおよびドレ
   インおよび前記積層の下で前記基板に配置されかつその
   長さが前記ソースから前記ドレインに通過する第１方向
   にしたがつて方向づけられるチャンネルを組み込んでお
   り、そして（ｂ）前記ゲート積層および前記ドレインへ
   電気信号を印加するための導体ラインを有する半導体基
   板上に集積された不揮発性記憶セルにおいて、前記第２
   絶縁体が、前記基板の面に対して垂直でかつ前記第１方
   向を含んでいる平面において、前記浮遊ゲートがその中
   に完全に配置される逆Ｕ形状を有し、かつ前記制御ゲー
   トがまた突起なしでかつその中に前記第２絶縁体が完全
   に配置される逆Ｕ形状に形成されることを特徴とする不
   揮発性記憶セル。
2. （２）前記浮遊ゲートは少なくともその幅の２倍である
   高さを有することを特徴とする請求項１に記載の不揮発
   性記憶セル。
3. （３）前記浮遊ゲートの幅は０．５μｍ以下であること
   を特徴とする請求項１に記載の不揮発性記憶セル。
4. （４）前記第１絶縁体は前記第２絶縁体の厚さ以下の厚
   さを有することを特徴とする請求項１に記載の不揮発性
   記憶セル。
5. （５）前記ゲート積層を制御するための前記導体ライン
   は前記第１方向に対して平行な帯片によつて構成されか
   つドレインを制御するための導体ラインは前記第１方向
   に対して垂直であることを特徴とする請求項１に記載の
   不揮発性記憶セル。
6. （６）ドレインの前記制御ラインは金属層またはケイ化
   物層から作られることを特徴とする請求項１に記載の不
   揮発性記憶セル。
7. （７）ドレイン制御ライン用の反拡散バリヤとして使用
   する層は前記半導体基板への金属拡散を阻止するのに設
   けられることを特徴とする請求項６に記載の不揮発性記
   憶セル。
8. （８）前記ゲート積層を制御するための前記導体ライン
   は金属から作られることを特徴とする請求項１に記載の
   不揮発性記憶セル。
9. （９）前記制御ゲートはドレインかつそれゆえソースで
   はなくチャンネルを部分的に被覆することを特徴とする
   請求項１に記載の不揮発性記憶セル。
10. （１０）（ａ）横部絶縁によつて互いに電気的に絶縁さ
    れる複数の記憶点からなるマトリクスを有し、各記憶点
    が積層された形状でかつ互いに絶縁される浮遊ゲートお
    よび制御ゲート、前記ゲート積層の両側に配置されるソ
    ースおよびドレインおよびその幅がソースからドレイン
    への第１方向にしたがつて方向づけされる前記積層の下
    に配置されるチャンネルを有しそして（ｂ）前記記憶点
    の前記ゲート積層および前記ドレインへ電気信号を印加
    するための導体ラインを有する半導体基板上に集積され
    た不揮発性記憶セルを製造方法において、前記浮遊ゲー
    トが第１材料からなるステップ上に前記第１材料に関連
    して選択的にエッチングされることができる第２導体材
    料からなる層を等方性で堆積し、続いて前記ステップが
    露出されるまで前記第２材料からなる層を異方性でエッ
    チングすることにより製造されることを特徴とする不揮
    発性記憶セルの製造方法。
11. （１１）前記ゲート積層は以下の連続する工程、すなわ
    ち、 （ａ）第１材料からなるステップを第１の導電性型式の
    半導体基板上に製造し、前記ステップが前記第１方向に
    対して垂直に方向づけられた小さな帯片の形であり、 （ｂ）前記ステップ間の前記基板上へ第３絶縁材料を堆
    積し、 （ｃ）前記ステップおよび前記第３材料上に前記第２材
    料からなる層を等方性で堆積し、 （ｄ）前記第１帯片に対して平行な第２の導電性帯片を
    得るために第２材料層を異方性でエッチングし、 （ｅ）前記ステップおよび前記第２材料によつて被覆さ
    れない前記第３材料の領域を除去し、 （ｆ）工程（ｅ）の間中に露出された前記基板の領域お
    よび前記第２の導電性帯片上に第４の絶縁材料を堆積し
    、 （ｇ）前記第２の導電性帯片に向い合つている突出部分
    を有する前記第４材料上に第５の導電性材料を堆積し、 （ｈ）前記突出する第５の材料部分を第６の材料によっ
    てマスクし、 （ｉ）前記第６材料によつて被覆されない前記第５およ
    び第４材料の領域を除去し、 （ｊ）前記第２帯片に対して垂直に方向づけられかつ前
    記積層の長さを画成する第３の帯片の形でリソグラフィ
    マスクを製造し、 （ｋ）マスクされない第５、第４および第３の材料の領
    域を除去し、かくして前記ゲート積層を製造し、 （ｌ）前記マスクを除去する工程を実施することにより
    形成されることを特徴とする請求項１０に記載の不揮発
    性記憶セルの製造方法。
12. （１２）以下の連続する工程、すなわち、 （ａ′）前記半導体基板上に第１材料からなるステップ
    を製造し、 （ｂ′）前記ステップ間の前記基板上に前記第３絶縁材
    料を堆積し、 （ｃ′）前記ステップおよび前記第３材料上に前記第２
    材料層を等方性で堆積し、 （ｄ′）前記第２導電性帯片を導るように前記第２材料
    層を異方性でエッチングし、 （ｅ′）前記ステップおよび前記第２材料によつて被覆
    されない前記第３材料の領域を除去し、（ｆ′）前記第
    ４材料を堆積し、 （ｇ′）前記第４材料層上に第５の導電性材料を堆積し
    、 （ｈ′）突出する第５材料部分を第６材料によつてマス
    クし、 （ｉ′）前記第６材料によつて被覆されてない第５材料
    の領域を除去し、 （ｊ′）ソースおよびドレインを形成するように前記突
    出部分に隣接して前記基板の領域に第２の導電性型式の
    イオンを注入し、 （ｋ′）前記突出する第５材料部分の縁部に第７の絶縁
    材料からなるスペーサを製造しかつ前記第６材料によつ
    て被覆されない第４材料領域を除去し、（ｌ′）前記第
    ２導電性帯片に対して平行に方向づけられる前記ソース
    およびドレイン上に第１導体ラインを製造し、 （ｍ′）前記第１導体ラインを第８絶縁材料で被覆し、 （ｎ′）第３帯片の形でリソグラフィマスクを発生し、 （ｏ′）マスクされない第５、第４、第２および第３材
    料の領域を除去しかつこの方法において前記ゲート積層
    を製造し、 （ｐ′）前記マスクを除去し、 （ｑ′）工程（ｏ′）で得られた積層間空間を第９材料
    で充填し、 （ｒ′）前記第１導体ラインに対して垂直に方向づけら
    れた積層上に第２導体ラインを製造する工程からなるこ
    とを特徴とする請求項１０に記載の不揮発性記憶セルの
    製造方法。
13. （１３）前記基板がケイ素から作られるとき、前記第１
    導体ライン製造工程が以下の工程、すなわち、ケイ素化
    物を形成できる金属層を工程（ｋ′）の間中に得られる
    構造上に堆積し、 ケイ素化物を局部的に形成するように露出した基板領域
    と直接接触して前記金属を反応させるために前記構造を
    熱でアニーリングし、 前記基板と反応しなかつた前記金属の領域を除去する工
    程からなることを特徴とする請求項１２に記載の不揮発
    性記憶セルの製造方法。
14. （１４）前記第１導体ライン製造工程が以下の工程、す
    なわち、 工程（ｋ′）の間中に得られた構造上に少なくとも１つ
    の第１０の導電性材料からなる層を堆積し、前記第１０
    の材料の起状を相殺する樹脂層を前記第１０の材料上に
    堆積し、 前記第１０材料の起状の中空にされた部分にのみ前記樹
    脂を保持するように前記樹脂層をエッチングし、 前記第１０材料をエッチングしかつ前記樹脂を除去する
    工程からなることを特徴とする請求項１２に記載の不揮
    発性記憶セルの製造方法。
15. （１５）前記第１、第３、第４、第６および／または第
    ７材料が二酸化ケイ素（ＳｉＯ＿２）からなることを特
    徴とする請求項１０に記載の不揮発性記憶セルの製造方
    法。
16. （１６）前記第２および／または第５材料がリンをドー
    ピングした多結晶ケイ素からなることを特徴とする請求
    項１０に記載の不揮発性記憶セルの製造方法。