JPS633270A - 電圧レベル検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電源電圧が任意の′電圧レベルに達したこと
を検出する電圧レベル検出回路に関するものである。

〔従来の技術〕

携帯型の電子機器は内蔵の電源を持っているが軽量、小
型化のため超小型の電池を用いることが多い。例えば電
子腕時計の様な多様なデザインの要求に答えるべく薄く
小さく設計することが要求される場合、ボタン型あるい
はコイン型の超小型電池を用いる。このとき電子時計回
路は徹底的な低消費電流に設計し電池を小さく寿命の長
いものにできる様に設計されており約２〜３年の電池寿
命を持っている。電子腕時計では使用環境やアラーム、
クロノタイマーなどの付加機能の使用状況の違いによっ
て電池の寿命は一定ではない。従って電池の寿命が近づ
いたことをユーザが知ることができるならば電子腕時計
がユーザの知らない間に止まることを防ぎ新しい電池と
交喚する必要を知ることができる。

電子腕時計に於ては、電池電圧が低下しである電圧レベ
、ルよりも小さくなったことを電圧レベル検出回路が検
出すると電圧レベル検出回路から検比信号が発せられ、
ユーザに判る様な表示をおこない電池の寿命が近づいた
ことを知らせる必要がある０ この様な背景から従来第２図の様な電圧レベル検出回路
が提案されていた。

第２図に示した電圧レベル検出回路の動作原理を第５図
、第６図、第７図を用いて説明する。第２図に於て１ａ
は基本的な電圧レベル検出回路、２は非線型抵抗素子で
あるＮチャネル型ＭＯＳトランジスタ（以下ＮＴｒと略
記する）、６−４．５はインバータ、６は検出状態を信
号グの立上りで読み込んでラッチするＤタイプフリップ
フロノブ（以下Ｄ−ＦＦと略記）、Ｒは検出レベル設定
用抵抗、Ｖｍは電圧レベル検出回路１ａが電圧レベルを
検出しようとしている電源である。

第２図に於てスイッチパルスＰｓがＶｄｄレベルである
ならばインバータ５を介してＮ　Ｔ　ｒ　２のゲート信
号ＰｇはＶｓｓレベルで、前記Ｎ　Ｔ　ｒ　’１は０Ｆ
ＦｕておりＮＴｒ２のドレイン信号ＰｄはＶｄｄレベル
である。ドレイン信号Ｐｄはインバータ４．５を介して
Ｄ−ＦＦ６のデータ入力りに入力されるので前記データ
入力りはＶｄｄレベルになる。このとき力″−電圧レベ
ル検出回路１ａの非動作時であり回路消費電流は非常に
少ない。

次に電源Ｖｍの電圧レベルが電圧レベル検出の設定値よ
りも大きいときの動作を説明する。スイッチパルスＰｓ
が供給され第５図のＳ、〜Ｓ２のタイミングでＶｓｓレ
ベルのとき、インバータ６を介してＮＴ　ｒ　２のゲー
ト信号ＰｇはＶｄｄレベルとなりＮＴ　ｒ　２はＯＮす
る。第６図の曲線￥２は電源Ｖｍの電圧レベル■２が電
圧レベル検出の設定値Ｖ、よりも大きいときの、ゲート
信号ｐｇがＶｄｄレベルに於けるＮＴｒ２のＯＮ時のド
レイン・ソース間電圧とドレイン電流の特性曲線（以下
Ｖｄ５−Ｉｄ特性と略記）である。第６図の負荷線ｇ２
は電源Ｖｍの電圧レベルが■２のときのＮ　Ｔ　ｒ　’
ｌと検出レベル設定用抵抗Ｒとの直列接続での検出レベ
ル設定用抵抗Ｒの負荷線である。

第５図のスイッチパルスが供給されＳ、〜Ｓ２のタイミ
ングでＮＴｒ２がＯＮ状態のととドレイン信号Ｐｄの電
圧レベルは第６図の曲線Ｙ２と負荷線ｇ２の交点の電圧
レベルＶ。である。このとき電源Ｖｍの電圧レベルがｖ
２のときのインバータ４のスレシーホールドレベルが■
２／２で第６図のＶ′２である。このためＰｄの電圧レ
ベル■。はインバータ４のスレシュホールドを越えるの
でインバータ５を介してＤ−ＦＦ６のＤ入力はＶｓｓレ
ベルに変化する。第５図の信号りのｄ１〜ｄ２が前記Ｄ
−ＦＦ６のＤ入力の信号であり、信号ＰｓのＳ１〜Ｓ２
との位相差ｔｌ、ｔ２はインバータ６．４．５並びにゲ
ート信号Ｐｇからドレイン信号Ｐｄへの処理時間である
。

信号りのｄ、〜ｄ２のタイミング中にスイッチパルスＰ
ｓの立上りＳ２がＤ−ＦＦ６の鎚入力に入るのでＤ−Ｆ
Ｆ６の出力信号ＯｕｔはＶｓｓレベルになり電源Ｖｍの
電圧レベルが電圧レベル検出の設定値より大きいことを
示す。

次に電源Ｖｍの電圧レベルが小さくなり電圧レベル検出
の設定値と等しくなったときの動作を説明する。

スイッチパルスＰｓが供給され第５図の８３〜Ｓ、のタ
イミングでＶｓｓレベルのトキインバータ６を介してＮ
　Ｔ　ｒ　２のゲート信号ＰｇはＶｄｄレベルになりＮ
Ｔｒ２はＯＮ状態になる。

第６図の曲線Ｙ、は電源Ｖｍの電圧レベルが電圧レベル
検出の設定値レベル■１と等しいときのＶｄ５−Ｉｄ特
性である。負荷線ｇ、は電圧レベルｖ１のときの検出レ
ベル設定用抵抗Ｒの負荷線で負荷線ｇ２とは傾きが等し
い。第５図の８３〜Ｓ４のタイミングでＮＴｒ２がＯＮ
状態のときドレイン信号Ｐｄの電圧レベルは第６図の曲
線￥１と負荷線ｇ１　との交点の電圧レベルＶ’１　　
となる。

電源■ｍが電圧レベルＶ１のときのインバータ４のスレ
シュホールドレベルがＶｌ／２で第６図のｖ′、である
。

すなわちドレイン信号Ｐｄの電圧レベルとインバータ４
のスレシュホールドレベルはともＫｔ圧レしルＶ′１　
で等しくなる。さらに電源Ｖｍの電圧レベルが小さくな
ると、前述のごとくドレイン信号Ｐｄのレベルはインバ
ータ４のスレシュホールドレベルＶ’１　を越えられな
いのでインバータ４．５を介してＤ−ＦＦ６のＤ入力は
Ｖｄｄレペルニなる。そして第５図の信号Ｐｓの立上り
Ｂ４でＤ−ＦＦ６はＤ入力のＶｄｄレベルを読み込み出
力端子Ｑの信号Ｏｕｔはｑｌの様にＶｄｄレベルに立上
る。信号ＯｕｔがＶｄｄレベルであるから電圧レベル検
出の設定値より電源Ｖｍの電圧レベルが小さいことを示
す。

第７図は電圧レベル検出回路の検出レベル設定用抵抗Ｒ
の抵抗値と電源電圧の検出レベルの関係を示す図である
が、曲線Ｘ１を例にとると、ＮＴｒ２の任意のトランジ
スタ特性によって特性曲線Ｘ１が決まる。検出すべき電
源電圧は検出レベル設定用抵抗Ｒを可変することにより
変化し、Ｘ、のような曲線になる。例えば検出レベル設
定用抵抗Ｒをｒｌとすると電源電圧がＶ３より高ければ
第２図に於けるＯｕｔ信号はＶｓｓレベルで非検出状態
である。また電源電圧がＶ３よりも低ければ○ｕｔ信号
はＶｄｄレベルで検出状態である。このように検出レベ
ル設定用抵抗Ｒを可変して設定したい検出レベルでＯｕ
ｔ信号が検出状態と非検出状態に切換わるように設定す
る。検出レベル設定用抵抗Ｒを大きくすると検出レベル
は低くなる。

従来、電圧レベル検出回路１ａがＩＣ内蔵され、又検出
レベル設定用抵抗ＲもＩＣ内蔵抵抗を用いる場合検出レ
ベル設定用抵抗Ｒの構成としては第４図のような回路が
用いられている。

１１　ａ、　　１１　ｂｌｌ　１　ｃ、　　１１　ｄ、
　　１１　ｅは検出レベル設定用半導体抵抗（以下ＢＤ
Ｒと呼ぶ）で、１２ａ、１２ｂ、１２ｃ、１２ｄは、Ｂ
ＤＲを選択する検出レベル設定用のＰチャネルＭＯ８型
トランジスタ（以下ＰＴｒと略記）である。

ニ ＩＣ内蔵の回路ではＩＣ製造−ロセスでの問題が原因で
ＮＴｒ２やＢＤＲの値と設計値に誤差を生じることは避
けられないのでＢＤＲを回置できるように用意して誤差
を少なくする必要がある。

ＢＤＲを可変する手段は、第４図の検出レベル設定用端
子Ｂ１、Ｂ２、Ｂ６、Ｂ４をＶｓｓレベルに設定するか
Ｖｄｄレベルに設定することによりＰＴｒ１２ａ　〜１
２ｄのいずれかをＯＮにしてＢＤＲｌｌｂ・・・１１ｅ
の選択をする。

例えば検出レベル設定用端子Ｂ１、Ｂ２、Ｂ６、Ｂ４を
全てＶｄｄレベルにするとＰＴｒ１２ａ、１２ｂ、１２
ｃ、１２ｄは全てＯＦＦしてＢＤＲは１１　ａ、　１　
ｌ　ｂ、　１１　ｃ、　１１　ｄ、　１１　ｅの全てを
選択して、検出レベル設定用抵抗ＲはＢＤＲ１１ａ＋１
１ｂ＋１１ｃ＋１１ｄ＋１１ｅとなる。

また検出レベル設定用端子Ｂ４をＶｓｓとするとＰＴｒ
１２ａがＯＮして検出レベル設定用抵抗ＲばＢＤＲｌ　
１　ａだけとなる。このようにして検出レベル設定用抵
抗Ｒを可変し電圧レベル検出回路゛の検出レベル設定を
行っている。

以上が従来の電子腕時計のような小型電子機器のＩＣ回
路における電源電圧の電圧レベル検出回路の例であるが
、最近では例えばソーラ時計のように電源に電池を使用
せず、ソーラセルによって高容量コンデンサを充電する
方式の電子機器が実用化されている。

前記ソーラ時計の場合、ソーラセルの発電したエネルギ
ーをコンデンサに蓄えるが、この時コンデンサにエネル
ギーを蓄え過ぎるとコンデンサが破裂するのでコンデン
サの両極電位差がある設定値以上にならないように過充
電防止電圧（以下Ｖ　ｏ　ｄと略記）を検出してコンデ
ンサへの充電を停止する回路が必要である。また充電が
十分でなく電子時計用ＩＣの電源電圧が低下すると電子
時計回路が正確な計時をしなくなるため、電源低下電圧
Ｖｃｄを設定し、このＶｃｄより電源電圧が下るとユー
ザに充電の必要を知らせるための回路が必要である。

しかし上記Ｖｏｄの電圧値はＶｃｄの２倍以上の電圧値
でＶｏｄとＶｃｄの値ては大きな差がある。ソーラ時計
用ＩＣにおいて前記ＶｏｄとＶｃｄを検出する回路は、
第２図のような電圧レベル検出回路１ａを２個用意して
それぞれＶｏｄとＶｃｄを検出するように設定すればよ
い。しかし電圧レベル検出回路１ａを２個用意すること
は、時計用ＩＣのようなチップサイズだ制約のあるＩＣ
に於ては容易なことではない。

そこで従来、１つの電圧レベル検出回路で２つの電圧レ
ベルを検出するために、第３図のような電圧レベル検出
回路１ｃが提案されている。

第３図に於て、ＲＩＲ２は検出レベル設定用抵抗、１０
ａ、１０ｂはコントロール信号がＶｄｄレヘルのときＯ
Ｎ状態となるトランスミッションゲート（以下ＴＧと略
記）、１０ｃはインバータである。

第３図に於て第２図と同一番号のものについては第２図
で説明しであるので省略する。

第３図の従来の電圧レベル検出回路１ｃは、第２図の基
本的な電圧レベル検出回路１ａの検出レベル設定用抵抗
Ｒを２つの検出レベル設定用抵抗Ｒ１、Ｒ２に切換え可
能にしたものである。

第３図に示す電圧レベル検出回路１ｃの動作は、基本的
な電圧レベル検出回路１ａの検出レベル設定用抵抗Ｒを
２つの検出レベル設定用抵抗Ｒ１、Ｒ２の切換え構成と
することにより２つの検出レベルを選択できるようにし
たもので、基本的な電圧レベル検出回路１ａと動作原理
は同じであるから検出レベル設定用抵抗Ｒの切換え部分
を中心に第３図、第４図、第７図を用いて説明する。

第３図に於て制御信号ＰｃがＶｄｄレベルならば、ＴＧ
ｌｏａはＯＮ状態であり、同時に制御信号Ｐｃをインバ
ータ１０ｃを介して供給されるＴＧｌｏｂはＯＦＦ状態
トナル。

この結果ＮＴｒ２のドレインは検出レベル設定用抵抗Ｒ
１と接続され検出レベル設定用抵抗Ｒ２は切り離される
。又制御信号ＰｃがＶｓｓレベルならばＮＴｒ２のドレ
インは検出レベル設定用抵抗Ｒ１と切り離されて検出レ
ベル設定用抵抗Ｒ２と接続される。第７図の検出レベル
設定用抵抗と検出レベルとの特性においてＮＴｒ２の特
性曲線がＸｌであると仮定し、検出すべき電源電圧レベ
ルがＶ、（Ｖｃｄ）とＶ４　（Ｖｏａ）であるとすると
、■３を検出する際は検出レベル設定用抵抗値はｒｌで
、Ｖ４を検出する際は検出レベル設定用抵抗値はｒ２で
ある。この抵抗値ｒ、を第３図の検出レベル設定用抵抗
Ｒ１とし、抵抗値ｒ２を第３図の検出レベル設定用抵抗
Ｒ２とすると、第３図に於てスイッチパルスＰｓが供給
されＶｓ　ｓＬ／ベルのとき制御信号ＰｃがＶｄｄレベ
ルならばＶ、（Ｖｃｄ）を検出しＶｓｓならばＶ、　（
Ｖｏｄ）を検出するよう設定できる。

制御信号ＰｃがＶｄｄレベルならばスイッチパルスＰｓ
が供給されＶｓｓレベルになったとき電源電圧ＶｍがＶ
３　（Ｖｃｄ）より小さければＯｕｔはＶｄｄレベルで
ある。

また制御信号ＰｃがＶｓｓレベルならばスイッチパルス
Ｐｓが供給されＶｓｓレベルになったとき、電源電圧Ｖ
ｍがＶ＜（Ｖｏａ）よりも大きければＯｕｔはＶｓｓレ
ベルである。

しかし第３図に示す電圧レベル検出回路１ｃ・をＩＣに
内蔵した場合、ＮＴｒ２のＩＣ製造プロセス上の誤差で
第７図の特性曲線Ｘ１がＸ′１にシフトシタとすると電
源電圧レベル■２、■４を検出しようとした時、検出レ
ベル設定用抵抗Ｒ１、Ｒ２の抵抗値は、それぞれｒＺ　
、ｒ’２　となって、設計抵抗値ｒ’、　、ｒＺ２　と
は、それぞれΔｒ１、Δｒ２の差が生じる。これは、特
性曲線Ｘ１、Ｘ′１の抵抗値ｒ１付近とｒ２付近の傾き
が大きく違うためでこのΔｒｌｘΔｒ２を第４図の検出
レベル設定用抵抗Ｒで調整するものである。

〔発明が解決しようとする問題点〕

以上のような電圧レベル検出回路１ｃで異なる２つの電
源電圧を検出することができる。

しかしながら第７図の電源電圧Ｖ３、Ｖ、を検出するた
めに、検出レベル設定用抵抗Ｒ１、Ｒ２を用意して切換
える方式に於ては、第４図に示す検出レベル設定用抵抗
Ｒが２組必要となる。このため電圧レベル検出回路２組
分のスペースを必要とし、また第４図の検出レベル設定
用端子Ｂ１、Ｂ２、Ｂ６、Ｂ４が検出レベル設定用抵抗
Ｒ１とＲ２におのおの必要となるためＩＣからの外部端
子は８個になり、この端子スペースを確保するため、Ｉ
Ｃチップサイズは大きくなりＩＣｕ実装する基板も大き
くなる。またＩＣ製造プロセス上の誤差から検出レベル
設定用端子での検出レベルの設定を行う際、検出レベル
設定用抵抗Ｒ１、Ｒ２のおのおのについて調整をおこな
うので調整時間がかかる。しかるに電子時計用ＩＣのチ
ップサイズは最小限に押えられており、また部品の小型
化、調整工程の短縮から、ＩＣの端子数はなるべく少な
−・方がよく、従来の電圧レベル検出回路１Ｃではチッ
プサイズが大きく端子数も多いという問題があった。

本発明の目的は、２つの異なる電圧レベル検出が可能な
電圧レベル検出回路を１．Ｉ　Ｃのチップサイズを極力
小さくし、かつ外部設定端子数を少なくした構成によっ
て提供することにある。

〔問題点を解決するための手段〕

この目的を解決するために、本発明は次のような構成と
している。すなわち非線型素子であるＭＯＳトランジス
タと、検出レベル設定用の抵抗とを検出すべき電源電圧
間に直列接続し、前記ＭＯＳトランジスタのゲートを電
源電圧に依存するスイッチパルスによってスイッチング
することにより電源電圧のレベル検出を行うレベル検出
回路に於て、前記ＭＯ８トランジスタのゲートにスイッ
チパルスを分圧するための分圧回路と、該分圧回路の分
圧を切換えるための分圧比切換え手段を設げ、該分圧比
切換え手段を用いて切換えることにより前記電圧レベル
検出回路を異なる電圧レベルの検出に兼用する。

〔実施例〕

以下本発明の実施例を図面に基づいて詳述する。

第１図は、本発明の電圧レベル検出回路１ｂでこの構成
及び動作を第５図、第７図、第８図を用いて説明する。

第１図に於て７は分圧比を切換えるＮＴｒ、８はスイッ
チパルスＰｓで制御されるＰチャネル型ＭＯＳトランジ
スタ（以下ＰＴｒと略記する。）９ａ、９ｂ１９ｃはス
イッチパルスＰｓを分圧する分圧抵抗である。

第１図に於て第２図と同一番号のものについては説明を
省略する。

まず制御信号ＰＣ７！ｌ″−ＶｄｄのときＮＴｒ７はＯ
Ｎする。このときスイッチパルスＰｓが供給され第５図
のＳ、〜Ｓ２のタイミングでＶＳＳレベルになるとＰＴ
ｒ３がＯＮする。ＰＴｒ８がＯＮすることによりＮＴｒ
２のゲート信号ＰｇはスイッチパルスＰｓを分圧抵抗９
ａと分圧抵抗９ｂで分圧された信号が供給される。

第８図は本発明の電圧レベル検出回路１ｂのＮＴｒ２の
Ｖ　ｄ　ｓ　−Ｉ　ｄ特性と検出レベル設定用抵抗Ｒの
負荷特性図で、上記制御信号ＰｃがＶｄｄレベルのとき
、ＮＴ　ｒ　’ｌのＶ　ｄ　ｓ　−Ｉ　ｄ特性は￥４に
なり負荷線ｇ４との交点の電圧がＰｄの電圧でこれがイ
ンバータ４のスレシュホールド値ｖ／４（■４／２　）
と−致している。

以下は第２図の基本的な電圧レベル検出回路１ａと同様
の動作であり、スイッチパルスＰｓが第５図のＳ、〜Ｓ
２のタイミングで供給されると検出レベルＶ４よりもＶ
ｍが大きければＯ’ｕ　ｔはＶｓｓレベルになり検出レ
ベル■４よりもＶｍが小さければＯｕｔはＶｄｄレベル
になる。

また制御信号ＰｃがＶｓｓレベルでＮＴｒ７がＯＦＦの
ときスイッチパルスＰｓが第５図の８３〜Ｓ４のタイミ
ングで供給されるとＩ’Ｔｒ３がＯＮするのでＮ　Ｔ　
ｒ　２のゲート信号ＰｇはスイッチパルスＰｓを分圧抵
抗９ａと分圧抵抗９ｂ＋９０で分圧された信号が供給さ
れる。第８図のＹ３がこのときのＮＴｒ２のＶ　ｄ　ｓ
　−Ｉ　ｄ特性でＶ、が検出レベルである。もしこのと
き制御信号ＰＣが■ｄｄレベルのときスイッチパルスＰ
ｓが分圧抵抗９ａと分圧抵抗９ｂで分圧された信号がＮ
Ｔ　ｒ　２のゲート信号ｐｇとなりＶｄ５−Ｉｄ特性は
Ｙ７３になる。

このようにＮＴｒ２のゲート信号Ｐｇのスイッチする電
圧レベルを決める分圧抵抗比をＮＴｒ７で切換えること
によってＮＴｒ２のＶ　ｄ　ｓ　−Ｉ　ｄ特性と検出レ
ベル設定用抵抗Ｒの負荷線が交わる点カインバータ４の
スレシュホール値（Ｖ　ｍ／２　）になるように設定す
ることによって検出レベルを設定している。

次に第７図を用いて電源電圧Ｖｍの検出レベルと検出レ
ベル設定用抵抗Ｒの関係が分圧抵抗９ａ、９ｂ、９ｃに
よってどう切換えるかを説明する。

第７図に於て、曲線Ｘ２は制御信号ＰｃがＶｄｄレベル
でＮＴｒ７がＯＮしていて分圧抵抗？ａとろときの電源
電圧Ｖｍの検出レベルと検出レベル設定用抵抗Ｒとの特
性曲線で、検出レベル設定用抵抗Ｒの抵抗値がｒｌのと
き電源電圧Ｖｍの設定検出レベルは■４　となる。同様
に曲線Ｘ１は制御信号ＰｃがＶｓｓレベルでＮＴｒ７が
ＯＦＦしていて分圧抵抗９ａと分圧抵抗９　ｂ＋９　ｃ
でスイッチパルスＰｓを分圧しているときの電源電圧Ｖ
ｍの検出レベルと検出レベル設定用抵抗Ｒとの特性曲線
で、検出レベル設定用抵抗Ｒの抵抗値がｒｌのとき電源
電圧Ｖｍの設定検出レベルはＶ３となる。

以上のように本発明の電圧レベル検出回路１ｂではスイ
ッチパルスＰｓを分圧する分圧抵抗９ａ、？ｂ、９ｃの
比を制御信号Ｐｃで切換えることによって２つの検出レ
ベル■３、■４を同じ検出レベル設定用抵抗Ｒの抵抗値
ｒ１で検出することができる。

また本発明の電圧レベル検出回路１ｂをＩＣに内蔵した
場合、ＮＴ　ｒ　２のＩＣ製造プロセス上の誤差で第７
図の特性曲線Ｘ１、Ｘ２がそれぞれＸ′１、Ｘ′２にシ
フトしたとすると検出レベルをｖ５、■４に設定するに
は、検出レベル設定用抵抗Ｒの抵抗値をｒ／１　に変え
ればよく、ＩＣ製造プロセス上の誤差を吸収する抵抗Δ
ｒ１は共通でよい。

これは、特性曲線Ｘ、とＸ２のｒ、付、近の傾きが大き
く違わないからである。

また検出レベルを設定する際は、検出レベルのＶｌ、Ｖ
、のいずれかで検出レベル設定用抵抗Ｒを調整するだけ
でよく、制御信号Ｐｃで分圧抵抗比を切換えることによ
って他方の検出レベルを選択することが出来るものであ
り、２つの検出レベルの設定を行う際に検出レベル設定
用抵抗Ｒの調整は１回ですむ。

〔発明の効果〕

以上の説明で明らかなように、本発明によれば２つの異
なる電圧レベルを１つの検出レベル設定用抵抗Ｒで検出
することができるため回路サイズを小さくでき、さらに
外部調整端子も第３図に示す従来の電圧レベル検出回路
に比べて半減させろことが出来ろため、ＩＣ化した場合
チップサイズを小さくできる。

また検出レベル設定用抵抗Ｒを調整して２つの電圧レベ
ルの一方を設定すればもう一方は自動的に調整されるの
で検出レベル設定の作業が１回で済むため従来の電圧レ
ベル検出回に１ｃの半分の時間で設定でき、時間と経費
を節約できるという効果がある。

また本実施例では第７図のごとくＶ３、ｖ４のように検
出レベルを２つ設定できる例を示したが、分圧比の組み
合せを３つ以上用意すれば３つ以上の異なる電圧を検出
することができるものである。

【図面の簡単な説明】

第１図は本発明の実施例の電圧レベル検出回路の回路図
、第２図は基本的な電圧レベル検出回路の回路図、第３
図は従来の電圧レベル検出回路の回路図、第４図は検出
レベル設定抵抗の回路図、第５図は第１図から等３図か
説明するタイミング波形図、第６図は第２図、第３図を
説明する特性図、第７図は、第１図から第３図を説明す
る特性図、第８図は、第１図を説明する特性図。 １ａ、１ｂ、１ｃ・・・・・・電圧レベル検出回路、２
．７・・・・・・Ｎチャネル型ＭＯＳトランジスタ、８
・・・・・・Ｐチャネル型ＭＯＳトランジスタ、９ａ、
９ｂ、９ｃ・・・・・・分圧抵抗、Ｒ・・・・・・検出
レベル設定用抵抗、・　Ｖｍ・・・・・・電源。 第　２　図 第３図 Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　ＪＰ（１ 第５図 一一　８　図

Claims (1)

【特許請求の範囲】
1. 非線型抵抗素子であるＭＯＳトランジスタと、検出レベ
   ル設定用の抵抗とを検出すべき電源電圧間に直列接続し
   、前記ＭＯＳトランジスタのゲートを電源電圧に依存す
   るスイッチパルスによってスイッチングすることにより
   電源電圧のレベル検出を行うレベル検出回路に於て、前
   記ＭＯＳトランジスタのゲートにスイッチパルスを分圧
   するための分圧回路と、該分圧回路の分圧比を切換える
   ための分圧比切換え手段を設け、該分圧比切換え手段を
   切換えることにより前記電圧レベル検出回路を異なる電
   圧レベルの検出に兼用することを特徴とする電圧レベル
   検出回路。