JPS633331B2 - - Google Patents
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- JPS633331B2 JPS633331B2 JP54117567A JP11756779A JPS633331B2 JP S633331 B2 JPS633331 B2 JP S633331B2 JP 54117567 A JP54117567 A JP 54117567A JP 11756779 A JP11756779 A JP 11756779A JP S633331 B2 JPS633331 B2 JP S633331B2
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- G06F1/03—Digital function generators working, at least partly, by table look-up
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は符号化された変数に対する関数の値を
求める関数値発生装置に関する。
求める関数値発生装置に関する。
特定の関数、例えば三角関数あるいは双曲線関
数等に関する数値計算は、電子計算機等による算
術演算に欠くことのできない基本機能の一つであ
る。またミニコンピユータ、マイクロコンピユー
タ等で制御された数値制御装置あるいはグラフイ
ツクデイスプレイ装置等でも、幾何座標を扱うこ
とにおいて上記関数を含んだ演算が度々実施され
るところである。
数等に関する数値計算は、電子計算機等による算
術演算に欠くことのできない基本機能の一つであ
る。またミニコンピユータ、マイクロコンピユー
タ等で制御された数値制御装置あるいはグラフイ
ツクデイスプレイ装置等でも、幾何座標を扱うこ
とにおいて上記関数を含んだ演算が度々実施され
るところである。
このため、関数値発生即ちある与られた数値に
対し関数の値を求めるための手順および処理機構
の簡素化、高速化が重要である。
対し関数の値を求めるための手順および処理機構
の簡素化、高速化が重要である。
従来から行なわれている関数値発生の方法に
は、ソフトウエア的な手法に良く適合することか
ら比較的多く採用されているものに、関数を入力
変数に関する多項式に展開して数値計算するもの
がある。この方法は、予じめ記憶しておくべきデ
ータが少量であるという利点があるものの、近似
計算であるため精度の高い解を得るためには高次
の項にまで亘つて繰返し計算を行なう必要があ
り、それだけ処理時間が長くかかり高速性に欠け
るものである。また初等関数を求める方法として
良く知られたCORDICアルゴリズムによれば、
フアームウエア、ハードウエア化に良く適合する
が、解の収束性等の問題もあり処理時間が長くか
かり、やはり高速性を要求される装置に用いるに
は不向きである。
は、ソフトウエア的な手法に良く適合することか
ら比較的多く採用されているものに、関数を入力
変数に関する多項式に展開して数値計算するもの
がある。この方法は、予じめ記憶しておくべきデ
ータが少量であるという利点があるものの、近似
計算であるため精度の高い解を得るためには高次
の項にまで亘つて繰返し計算を行なう必要があ
り、それだけ処理時間が長くかかり高速性に欠け
るものである。また初等関数を求める方法として
良く知られたCORDICアルゴリズムによれば、
フアームウエア、ハードウエア化に良く適合する
が、解の収束性等の問題もあり処理時間が長くか
かり、やはり高速性を要求される装置に用いるに
は不向きである。
一方LSI技術の進歩によりROM等の記憶装置
で大容量かつ安価なものが提供されるようになつ
たため、入力の数が比較的少ない場合には、必要
とされる関数値の全てを予じめROM等に記憶さ
せておくことも行なわれる。しかしこの方法では
入力の数が多い場合、例えば入力変数が16ビツト
の２進符号の精度で表わされるとすれば、必要と
する全ての関数値を記憶するのにほぼ65Kワード
もの大記憶容量のROM等が必要で経済的にも実
用に供することは困難である。
で大容量かつ安価なものが提供されるようになつ
たため、入力の数が比較的少ない場合には、必要
とされる関数値の全てを予じめROM等に記憶さ
せておくことも行なわれる。しかしこの方法では
入力の数が多い場合、例えば入力変数が16ビツト
の２進符号の精度で表わされるとすれば、必要と
する全ての関数値を記憶するのにほぼ65Kワード
もの大記憶容量のROM等が必要で経済的にも実
用に供することは困難である。
本発明の目的は、上記事情に鑑み、精度の高い
入力変数に対する精度の高い関数値発生を高速に
行なわしめ、かつ必要な記憶装置の容量を軽減せ
しめる関数値発生装置を提供することである。
入力変数に対する精度の高い関数値発生を高速に
行なわしめ、かつ必要な記憶装置の容量を軽減せ
しめる関数値発生装置を提供することである。
本発明によれば、二値符号化された入力変数を
予じめ決められた定数で除して得られる商の整数
部分と前記定数より小さい部分乗余とを出力する
手段と、前記整数部分の可能な全ての数値に対応
する関数値を予じめ記憶し、前記整数部分で番地
付けして前記記憶された関数値を読出すことがで
きる関数値記憶装置と、前記部分乗余を入力して
関数の予じめ決められた次数までの多項式近似に
より前記部分乗余に対する関数値を算出する第一
の演算装置と、前記関数値記憶装置から読出され
る関数値と前記第一の演算装置から算出される関
数値とを入力して前記入力変数に対する関数値を
算出する第二の演算装置とを具備することを特徴
とする関数値発生装置が得られる。
予じめ決められた定数で除して得られる商の整数
部分と前記定数より小さい部分乗余とを出力する
手段と、前記整数部分の可能な全ての数値に対応
する関数値を予じめ記憶し、前記整数部分で番地
付けして前記記憶された関数値を読出すことがで
きる関数値記憶装置と、前記部分乗余を入力して
関数の予じめ決められた次数までの多項式近似に
より前記部分乗余に対する関数値を算出する第一
の演算装置と、前記関数値記憶装置から読出され
る関数値と前記第一の演算装置から算出される関
数値とを入力して前記入力変数に対する関数値を
算出する第二の演算装置とを具備することを特徴
とする関数値発生装置が得られる。
本発明は、少量の記憶された関数値とより低い
次数の関数多項式近似で算出される関数値とから
求めるべき関数値を得ることにより、簡単な装置
構成して高速に精度の高い関数値を発生できるこ
とを特徴とする。
次数の関数多項式近似で算出される関数値とから
求めるべき関数値を得ることにより、簡単な装置
構成して高速に精度の高い関数値を発生できるこ
とを特徴とする。
さらに具体的に本発明の原理および効果を説明
するため、三角関数の正弦関数を一例として考え
る。
するため、三角関数の正弦関数を一例として考え
る。
入力変数Θ（単位はラジアン）を
Θ＝αN＋β β＜α ……(1)
と表き表わす。ここでαは定数、Ｎは整数であ
り、βはαより小さい部分の部分乗余である。三
角関数の加法定理によれば、 SinΘ＝Sin（αN＋β） ＝SinαNcosβ＋cosαNsinβ ……(2) なる関係が成立する。また三角関数を多項式展開
すれば sinβ＝β−β3／６＋…… cosβ＝１−β3／２＋…… ……(3) と表わされ、βが十分小さければ低い次数までで
十分良い近似式を与える。
り、βはαより小さい部分の部分乗余である。三
角関数の加法定理によれば、 SinΘ＝Sin（αN＋β） ＝SinαNcosβ＋cosαNsinβ ……(2) なる関係が成立する。また三角関数を多項式展開
すれば sinβ＝β−β3／６＋…… cosβ＝１−β3／２＋…… ……(3) と表わされ、βが十分小さければ低い次数までで
十分良い近似式を与える。
即ち、(2)式では、入力変数Θに対する正弦関数
の値が、変数Ｎおよび変数βそれぞれに関する正
弦・余弦関数値から求まることが示されている。
また定数αを適当に選ぶことによつて、変数Ｎの
最大値を小さく、かつ変数βを十分小さな値とす
ることができるため、変数Ｎに関する前記関数値
は変数Ｎのとり得る全ての数値につき小容量の
ROM等の記憶装置に予じめ記憶させておくこと
により得られ、変数βに関する前記関数値は(3)式
の低い次数までの近似式従つて簡単な演算手段に
よつて得られる。
の値が、変数Ｎおよび変数βそれぞれに関する正
弦・余弦関数値から求まることが示されている。
また定数αを適当に選ぶことによつて、変数Ｎの
最大値を小さく、かつ変数βを十分小さな値とす
ることができるため、変数Ｎに関する前記関数値
は変数Ｎのとり得る全ての数値につき小容量の
ROM等の記憶装置に予じめ記憶させておくこと
により得られ、変数βに関する前記関数値は(3)式
の低い次数までの近似式従つて簡単な演算手段に
よつて得られる。
以上説明された原理は、他の三角関数あるいは
双曲線関数あるいは指数関数等、即ち複数個の変
数の和に対する関数値がそれぞれの変化に対する
関数値の演算により表わされるような関数族につ
いても適用されるものである。
双曲線関数あるいは指数関数等、即ち複数個の変
数の和に対する関数値がそれぞれの変化に対する
関数値の演算により表わされるような関数族につ
いても適用されるものである。
次に図面を参照して本発明を詳細に説明する。
第１図は本発明の第一の実施例を説明するため
の、三角関数の正弦関数値発生装置の構成を示す
ブロツク図である。
の、三角関数の正弦関数値発生装置の構成を示す
ブロツク図である。
１は第(1)式によるところの入力Θから整数Ｎお
よび部分乗余βを取出す手段即ち除算装置、２は
部分乗余βに対する正弦・余弦関数値を第(3)式に
よるところの多項式近似より算出する第一の演算
装置、３は整数Ｎに対応する正弦・余弦関数
sinαN，cosαNを予じめ記憶しておく関数値記憶
装置、４は第(2)式により前記整数Ｎおよび部分乗
余βに対する関数値から入力Θに関する正弦関数
値を算出する第二の演算装置である。１０１は入
力Θを供給する出力信号線であり、除算装置１へ
入力される。１０２および１０３は除算装置１の
出力信号線である。出力信号線１０２へは部分乗
余βが出力され第一の演算装置２へ供給される。
出力信号線１０３へは整数Ｎが出力され関数値記
憶装置３へ供給される。２０１および２０２は第
一の演算装置の出力信号線であり、それぞれに算
出されるsinβ，cosβの値を伝えて第二の演算装置
４へ供給する。３０１および３０２は関数値記憶
装置３の出力信号線であり、それぞれに読出され
るsinαN cosαNの値を伝えて第二の演算装置４
へ供給する。４０１は第二の演算装置４の出力信
号線であると同時に、本正弦関数値発生装置の出
力信号線である。
よび部分乗余βを取出す手段即ち除算装置、２は
部分乗余βに対する正弦・余弦関数値を第(3)式に
よるところの多項式近似より算出する第一の演算
装置、３は整数Ｎに対応する正弦・余弦関数
sinαN，cosαNを予じめ記憶しておく関数値記憶
装置、４は第(2)式により前記整数Ｎおよび部分乗
余βに対する関数値から入力Θに関する正弦関数
値を算出する第二の演算装置である。１０１は入
力Θを供給する出力信号線であり、除算装置１へ
入力される。１０２および１０３は除算装置１の
出力信号線である。出力信号線１０２へは部分乗
余βが出力され第一の演算装置２へ供給される。
出力信号線１０３へは整数Ｎが出力され関数値記
憶装置３へ供給される。２０１および２０２は第
一の演算装置の出力信号線であり、それぞれに算
出されるsinβ，cosβの値を伝えて第二の演算装置
４へ供給する。３０１および３０２は関数値記憶
装置３の出力信号線であり、それぞれに読出され
るsinαN cosαNの値を伝えて第二の演算装置４
へ供給する。４０１は第二の演算装置４の出力信
号線であると同時に、本正弦関数値発生装置の出
力信号線である。
今、ＯΘ＜πなる範囲の入力Θに対する正弦
関数値を発生するものとする。一例として入力Θ
はｍビツトの固定小数点型式のデータで、(1)式に
おいて定数α＝π／2n（ｎ＜ｍ）と決めれば、Ｎ
はｎビツトの整数、βはπ／2nより小さい値とな
る。
関数値を発生するものとする。一例として入力Θ
はｍビツトの固定小数点型式のデータで、(1)式に
おいて定数α＝π／2n（ｎ＜ｍ）と決めれば、Ｎ
はｎビツトの整数、βはπ／2nより小さい値とな
る。
第２図は除算装置１の具体的な一実施例を示す
ブロツク図である。１１はセレクタ、１２はシフ
トレジスタ、１３は固定レジスタ、１４は減算回
路を含む判定回路、１５はシフトレジスタであ
り、これらは除算回路を構成する。この構成は良
く知られたものであるので、図において制御信号
等細部は省略した。シフトレジスタにはｍビツト
であり、複除数即ち先ず入力信号線１０１へ供給
される入力Θがセレクタ１１を介してセツトされ
る。固定レジスタ１３へは除数即ち定数α（＝
π／2n）が適当な有効数字の固定小数点形式でセ
ツトされている。判定回路１４はシフトレジスタ
１２から固定レジスタ１３の内容を最上位桁を合
せて減算し、その値が正ならばセレクタ１１を介
してシフトレジスタ１２へセツトし、かつシフト
レジスタ１５へ“１”の値をシフトインする。も
し前記値が負であればシフトレジスタ１５へ
“０”の値をシフトインするのみである。次にシ
フトレジスタ１２を上位へ１ビツトシフトして以
上の動作を繰返す。ｎ回繰返したところでシフト
レジスタ１５へｎビツトの商即ち整数Ｎが、シフ
トレジスタ１２へはその部分乗余即ちβが得ら
れ、それぞれ出力信号線１０３および１０２を通
じて出力される。
ブロツク図である。１１はセレクタ、１２はシフ
トレジスタ、１３は固定レジスタ、１４は減算回
路を含む判定回路、１５はシフトレジスタであ
り、これらは除算回路を構成する。この構成は良
く知られたものであるので、図において制御信号
等細部は省略した。シフトレジスタにはｍビツト
であり、複除数即ち先ず入力信号線１０１へ供給
される入力Θがセレクタ１１を介してセツトされ
る。固定レジスタ１３へは除数即ち定数α（＝
π／2n）が適当な有効数字の固定小数点形式でセ
ツトされている。判定回路１４はシフトレジスタ
１２から固定レジスタ１３の内容を最上位桁を合
せて減算し、その値が正ならばセレクタ１１を介
してシフトレジスタ１２へセツトし、かつシフト
レジスタ１５へ“１”の値をシフトインする。も
し前記値が負であればシフトレジスタ１５へ
“０”の値をシフトインするのみである。次にシ
フトレジスタ１２を上位へ１ビツトシフトして以
上の動作を繰返す。ｎ回繰返したところでシフト
レジスタ１５へｎビツトの商即ち整数Ｎが、シフ
トレジスタ１２へはその部分乗余即ちβが得ら
れ、それぞれ出力信号線１０３および１０２を通
じて出力される。
第３図は第一の演算装置２の具体的な一実施例
を示す回路図である。一例として第(3)式の二次の
項きでの近似値を得るものとする。２１は乗算回
路、２２は固定レジスタ、２３は減算回路、２４
および２５は正規化回路である。信号線１０２へ
供給された固定小数点形式の部分乗余βは、一方
に正規回路２４を介して浮動小数点形式に変換さ
れ出力される。即ち出力信号線２０１へ得られる
値はsinβ＝βである。また他方部分乗余βは乗算
回路２１にてβ2として算出され、その出力信号線
の下位方向へ１ビツトずらせて取出されるので
β2／２の値が得られる。また固定レジスタ２２へ
は値１がセツトされており、減算回路２３にて前
記二つの値より１−β2／２が算出され、さらに正
規化回路２５を介して浮動小数点形式に変換され
て出力される。即ち出力信号線２０２へはcosβ
＝１−β2／２なる値が得られる。再び第１図で、
関数値記憶装置３は整数Ｎによつて番地付けられ
た2nワードのROMであり、一例として各ワード
の上位半分にsinαN、下位半分にcosαNの記憶さ
れている。sinαN，cosαNの値は予じめ他の計算
手段により求められ、一例として浮動小数点形式
で表わされたものである。関数値記憶装置３の出
力信号線３０１へは各ワードの上位半分の内容即
ちsinαNの値が、出力信号線３０２へは各ワード
の下位半分の内容即ちcosαNの値がそれぞれ読出
される。
を示す回路図である。一例として第(3)式の二次の
項きでの近似値を得るものとする。２１は乗算回
路、２２は固定レジスタ、２３は減算回路、２４
および２５は正規化回路である。信号線１０２へ
供給された固定小数点形式の部分乗余βは、一方
に正規回路２４を介して浮動小数点形式に変換さ
れ出力される。即ち出力信号線２０１へ得られる
値はsinβ＝βである。また他方部分乗余βは乗算
回路２１にてβ2として算出され、その出力信号線
の下位方向へ１ビツトずらせて取出されるので
β2／２の値が得られる。また固定レジスタ２２へ
は値１がセツトされており、減算回路２３にて前
記二つの値より１−β2／２が算出され、さらに正
規化回路２５を介して浮動小数点形式に変換され
て出力される。即ち出力信号線２０２へはcosβ
＝１−β2／２なる値が得られる。再び第１図で、
関数値記憶装置３は整数Ｎによつて番地付けられ
た2nワードのROMであり、一例として各ワード
の上位半分にsinαN、下位半分にcosαNの記憶さ
れている。sinαN，cosαNの値は予じめ他の計算
手段により求められ、一例として浮動小数点形式
で表わされたものである。関数値記憶装置３の出
力信号線３０１へは各ワードの上位半分の内容即
ちsinαNの値が、出力信号線３０２へは各ワード
の下位半分の内容即ちcosαNの値がそれぞれ読出
される。
第４図は第二の演算装置４の具体的な一実施例
を示す回路図である。４１および４２は乗算回
路、４３は加算回路であり、それぞれ浮動小数点
演算を行なうものである。乗算回路４１は信号線
３０１上のsinαNの値および信号線２０２上の
cosβの値を受けてsinαNcosβの値を算出し、乗算
回路４２は信号線３０２上のcosαNの値および信
号線２０１上のsinβの値を受けてcosαN sinβの
値を算出し、さらに加算回路４３は前記再出力値
を受けてこれを加算し出力する。即ち第二の演算
装置４は、第(2)式の右辺に従つた演算を行ない、
その出力信号線４０１へはsinΘの値が得られる。
を示す回路図である。４１および４２は乗算回
路、４３は加算回路であり、それぞれ浮動小数点
演算を行なうものである。乗算回路４１は信号線
３０１上のsinαNの値および信号線２０２上の
cosβの値を受けてsinαNcosβの値を算出し、乗算
回路４２は信号線３０２上のcosαNの値および信
号線２０１上のsinβの値を受けてcosαN sinβの
値を算出し、さらに加算回路４３は前記再出力値
を受けてこれを加算し出力する。即ち第二の演算
装置４は、第(2)式の右辺に従つた演算を行ない、
その出力信号線４０１へはsinΘの値が得られる。
なお、上記説明において関数値記憶装置３に記
憶された正弦・余弦関数値が固定小数点形式であ
り、従つて第二の演算装置４が固定小数点演算を
行なう乗算加算回路により構成されるものとすれ
ば、第一の演算装置２の正規化回路２４，２５は
不要のものである。
憶された正弦・余弦関数値が固定小数点形式であ
り、従つて第二の演算装置４が固定小数点演算を
行なう乗算加算回路により構成されるものとすれ
ば、第一の演算装置２の正規化回路２４，２５は
不要のものである。
第５図は除算装置１の第二の実施例を示す回路
図である。１６は入力Θを記憶するｍビツトのレ
ジスタ、１０３はレジスタ１６の上位ｎビツトの
出力信号線、１０２はレジスタ１６の下位ｍ−ｎ
ビツトの出力信号線である。本実施例は(1)式にお
いて定数α＝22-nとして決められ、２ビツトの整
数部分を含むｍビツトの固定小数点形式の入力Θ
から、ｎビツトの整数Ｎおよびｍ−ｎビツトの
22-nより小さい部分乗余βを取出すものである。
即ち出力信号線１０３へは整数Ｎが、出力信号線
１０２へは部分乗余βが出力される。このとき第
１図における他の構成要素は第一の実施例の場合
と全く同様に構成されるが、関数値記憶装置３へ
記憶された正弦・余弦関数値はＮが０からπ／４
×2nを越えない整数の範囲に対応するものであ
る。
図である。１６は入力Θを記憶するｍビツトのレ
ジスタ、１０３はレジスタ１６の上位ｎビツトの
出力信号線、１０２はレジスタ１６の下位ｍ−ｎ
ビツトの出力信号線である。本実施例は(1)式にお
いて定数α＝22-nとして決められ、２ビツトの整
数部分を含むｍビツトの固定小数点形式の入力Θ
から、ｎビツトの整数Ｎおよびｍ−ｎビツトの
22-nより小さい部分乗余βを取出すものである。
即ち出力信号線１０３へは整数Ｎが、出力信号線
１０２へは部分乗余βが出力される。このとき第
１図における他の構成要素は第一の実施例の場合
と全く同様に構成されるが、関数値記憶装置３へ
記憶された正弦・余弦関数値はＮが０からπ／４
×2nを越えない整数の範囲に対応するものであ
る。
本実施例によれば、複雑な除算回路を必要とせ
ず(1)式によるところの除算装置１が実施される。
ず(1)式によるところの除算装置１が実施される。
第６図は本発明の第三実施例を説明する正弦関
数値発生装置の構成を示すブロツク図である。
数値発生装置の構成を示すブロツク図である。
本実施例は第(3)式によるところの多項式近似を
一次の項までとするもので、従つて第(2)式は sinΘ＝sinαN＋βcosαN ……(2)′ と表わされる。このとき、多項式近似の演算を行
なう第一の演算装置２は特に必要とされず、除算
装置１の部分乗余βを伝える出力信号線１０２は
直接第二の演算装置４へ入力される。第(2)′式を
実施する第二の演算装置４は第７図のよう構成さ
れる。他の構成要素は第一あるいは第二の実施例
の場合と全く同様である。
一次の項までとするもので、従つて第(2)式は sinΘ＝sinαN＋βcosαN ……(2)′ と表わされる。このとき、多項式近似の演算を行
なう第一の演算装置２は特に必要とされず、除算
装置１の部分乗余βを伝える出力信号線１０２は
直接第二の演算装置４へ入力される。第(2)′式を
実施する第二の演算装置４は第７図のよう構成さ
れる。他の構成要素は第一あるいは第二の実施例
の場合と全く同様である。
本実施例によればさらに簡略化された回路構成
により本発明を実施できる。
により本発明を実施できる。
以上の説明から類推して本発明は他の三角関数
あるいは双曲線関数あるいは指数関数等について
も同様に実施される。
あるいは双曲線関数あるいは指数関数等について
も同様に実施される。
本発明の効果を具体的に数値を用いて説明すれ
ば、入力Θが16ビツトの精度で表わされるとき、
sinΘの全ての値を記憶するとすれば65536ワード
のROMが必要であるが、本発明で一例としてｎ
＝８とすれば関数値記憶装置の容量は正弦・余弦
関数値を別々のROMに記憶するとしても512ワ
ードと大巾に軽減され、部分乗余βも0.016より
も小さい値となり多項式近似も一次または二次の
項までで十分良く近似された関数値を得ることが
できるため演算回路が簡単となる。
ば、入力Θが16ビツトの精度で表わされるとき、
sinΘの全ての値を記憶するとすれば65536ワード
のROMが必要であるが、本発明で一例としてｎ
＝８とすれば関数値記憶装置の容量は正弦・余弦
関数値を別々のROMに記憶するとしても512ワ
ードと大巾に軽減され、部分乗余βも0.016より
も小さい値となり多項式近似も一次または二次の
項までで十分良く近似された関数値を得ることが
できるため演算回路が簡単となる。
以上要約すれば、本発明の効果は簡単な装置構
成かつ小容量の記憶装置により精度の高い入力変
数に対し精度の高い関数値の発生が高速に行なえ
ることである。
成かつ小容量の記憶装置により精度の高い入力変
数に対し精度の高い関数値の発生が高速に行なえ
ることである。
第１図は本発明の第一の実施例を説明するため
の三角関数の正弦関数値発生装置の構成を示すブ
ロツク図、第２図は除算装置１の具体的な構成を
示す回路図、第３図は第一の演算装置２の具体的
な構成を示す回路図、第４図は第二の演算装置４
の具体的な構成を示す回路図、第５図は除算装置
１の第二の実施例を示す回路図、第６図は本発明
の第三の実施例を説明するための三角関数の正弦
関数値発生装置の構成を示すブロツク図、第７図
は第三の実施例による第二の演算装置４の構成を
示す回路図である。図において、 １……入力Θから整数Ｎおよび部分乗余βを取
出す手段即ち除算装置、２……第一の演算装置、
３……関数値記憶装置、４……第二の演算装置、
１１……セレクタ、１２……シフトレジスタ、１
３……固定メモリ、１４……判定回路、１５……
シフトレジスタ、１６……レジスタ、２１……乗
算回路、２２……固定レジスタ、２３……減算回
路、２４，２５……正規化回路、４１，４２……
乗算回路、４３……加算回路である。
の三角関数の正弦関数値発生装置の構成を示すブ
ロツク図、第２図は除算装置１の具体的な構成を
示す回路図、第３図は第一の演算装置２の具体的
な構成を示す回路図、第４図は第二の演算装置４
の具体的な構成を示す回路図、第５図は除算装置
１の第二の実施例を示す回路図、第６図は本発明
の第三の実施例を説明するための三角関数の正弦
関数値発生装置の構成を示すブロツク図、第７図
は第三の実施例による第二の演算装置４の構成を
示す回路図である。図において、 １……入力Θから整数Ｎおよび部分乗余βを取
出す手段即ち除算装置、２……第一の演算装置、
３……関数値記憶装置、４……第二の演算装置、
１１……セレクタ、１２……シフトレジスタ、１
３……固定メモリ、１４……判定回路、１５……
シフトレジスタ、１６……レジスタ、２１……乗
算回路、２２……固定レジスタ、２３……減算回
路、２４，２５……正規化回路、４１，４２……
乗算回路、４３……加算回路である。
Claims (1)
- １ 二進符号化された入力変数に対する関数値を
求める装置にして、前記入力変数を予じめ決めら
れた定数で除して得られる商の整数部分と前記定
数より小さい部分乗余とを取出す手段と、前記整
数部分の可能な全ての数値に対応する関数値を予
じめ記憶し、前記整数部分で番地付けして前記記
憶された関数値を読出すことができる関数値記憶
装置と、前記部分乗余を入力して予じめ決められ
た次数までの関数の多項式近似により前記部分乗
余に対する関数値を算出する第一の演算装置と、
前記関数値記憶装置から読出される関数値と前記
第一の演算装置から算出される関数値とを入力し
て前記入力変数に対する関数値を算出する第二の
演算装置とを具備することを特徴とする関数値発
生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11756779A JPS5640932A (en) | 1979-09-13 | 1979-09-13 | Function value generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11756779A JPS5640932A (en) | 1979-09-13 | 1979-09-13 | Function value generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640932A JPS5640932A (en) | 1981-04-17 |
| JPS633331B2 true JPS633331B2 (ja) | 1988-01-22 |
Family
ID=14715003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11756779A Granted JPS5640932A (en) | 1979-09-13 | 1979-09-13 | Function value generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5640932A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240626A (ja) * | 1987-03-27 | 1988-10-06 | Nec Corp | 関数演算器 |
| JP2003099244A (ja) * | 2001-09-26 | 2003-04-04 | Sony Corp | 演算装置および演算方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4942253A (ja) * | 1972-03-06 | 1974-04-20 | ||
| JPS4977546A (ja) * | 1972-11-27 | 1974-07-26 | ||
| JPS5434579B2 (ja) * | 1974-06-25 | 1979-10-27 |
-
1979
- 1979-09-13 JP JP11756779A patent/JPS5640932A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640932A (en) | 1981-04-17 |
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