JPS633335A - バッファ段階および増分器段階から形成される入力セクションを含む増分器セルとバッファ段階および減分器段階から形成される入力セクションを含む減分器セル - Google Patents

バッファ段階および増分器段階から形成される入力セクションを含む増分器セルとバッファ段階および減分器段階から形成される入力セクションを含む減分器セル

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JPS633335A
JPS633335A JP62154257A JP15425787A JPS633335A JP S633335 A JPS633335 A JP S633335A JP 62154257 A JP62154257 A JP 62154257A JP 15425787 A JP15425787 A JP 15425787A JP S633335 A JPS633335 A JP S633335A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は一般に半導体集積回路デバイスに関するもの
であり、さらに特に、高速度で動作可能なＣＭＯＳ増分
器セルに関するものである。この発明の多数の増分器セ
ルはそれの動作速度をそれほど減少することなく４ビッ
ト増分器、１２ビット増分器などを実現するためにとも
に接続されても構わない。
先行技術では多数の増分器回路が公知であるが、それら
は増分されるべきビットの数が増加すると動作速度がか
なり低減されるという点で不利を被りがちである。さら
に、これら以前の増分器は設計レイアウトおよび製造に
おいて価格を実質的に増加する不規則な構造から形成さ
れがちである。
さらに、これら従来の増分器回路は複雑でありさらにこ
うして増加された量のチップ区域の使用を必要とし、そ
れにより製造経費を増す。
それゆえ多数のそれらがＮビット増分器を形成するため
にともに接続され得るＣＭＯＳ増分器セルを提供し、そ
うしてそれらの動作速度がビットの数が増加されてもそ
れほど減じられないようにすることが所望されるであろ
う。さらに、高バッキング密度を有する超大規模集積回
路（ＶＬＳＩ）に適する反復可能なパターンに従うため
に規則的な構造からできているように増分器セルを構成
することは好都合であろう。
発明の概要 したがって、この発明の一般的な目的は製造しかつ組立
てるのに比較的単純かつ経済的であるが以前の増分器回
路の不利な点を克服する改良された増分器セルを提供す
ることである。
この発明の目的は多数のそれらがその動作速度がビット
の数が増加されてもそれほど減じられないようにＮビッ
ト増分器を形成するためともに接続され得るＣＭＯＳ増
分器セルを提供することである。
この発明の別な目的は超大規模集積回路に適する規則的
な構造を有するＣＭＯＳ増分器セルを提供することであ
る。
この発明のさらに別な目的は増分された出力信号および
キャリー・アウト信号を発生するために入力セクション
、出力セクヨンおよび搬送セクションから形成される増
分器セルを提供することである。
この発明のなおさらなる別な目的は実質的に構造が増分
器セルと同一である減分器セルを提供することである。
これらの目障および目的に従って、この発明は入力セク
ション、出力セクションおよび搬送セクションから形成
される増分器セルの提供に関連している。入力セクショ
ンは増分された出力信号を発生するために入力データ信
号および入力搬送信号に応答する。出力セクションは増
分された出力信号または入力データ信号のいずれかであ
るデータアウト信号を発生するために入力セクションに
結合される。搬送セクションはキャリー・アウト信号を
発生するために入力データ信号および入力搬送信号に応
答する。
この発明の別な面において、この発明の増分器セルのう
ち４つは最高のビットでキャリー・アウト信号を発生す
るために時間を早めるように種々のセル同士の間で補助
接続がなされる４ビット増分器を形成するように配列さ
れる。
この発明のなお別な面において、４ビット増分器のうち
３つは１２ビット増分器を形成するように配列される。
この発明の原理を用いることにより、１６ビツト増分器
はまた増分時間をさほど増加することなしにより高いビ
ットカウントを達成するように４ビット増分器のうち４
つを利用することにより形成され得る。
この発明のこれらおよび他の目的および利点は同一の参
照番号が至るところで対応する部分を指す添付の図面と
関連して読まれると次の詳細な説明からより一層充分に
明らかとなるであろう。
好ましい実施例の説明 図面を詳細に参照すると、第１Ａ図にＤＩＮＣと示され
たこの発明のＣＭＯ５増分器セル１０のブロック図が示
されている。増分器セル１０は端子１２の入力データ信
号ＤＩＮ、端子１４の入力搬送信号ＣＩＮ、端子１６の
プリチャージクロック信号ＰＲＥ、端子１８の選択制御
信号ＳＥＬ、選択制御信号の補数である端子２０の信号
ＳＥＬ＊、および端子２２の補助入力信号ＡＵＸＩＮか
らなる６個の入力論理信号を受取る。増分器セル１０は
端子２４のデータアウト信号ＤＯＵＴ、端子２６のキャ
リー・アウト信号Ｃ０ＵＴ、および端子２８の補助出力
信号ＡＵＸＯＵＴからなる３個の出力信号を与える。
第１Ｂ図において、第１Ａ図のＣＭ　ＯＳ増分器または
ＤＩＮＣセルの詳細な概略回路図か例示されている。Ｄ
ＩＮＣセルは入力セクション３０゜出力セクション３２
、および搬送セクション３４から形成される。入力セク
ション３０は増分動作を実施しさらにバッファ段階３６
および増分器段階３８からなる。バッファ段階３６は入
力データ信号ＤＩＮを受取るためにその入力が端子１２
に接続される第１のインバータＩＮＶＩおよびその入力
が第１のインバータＩＮＶＩの出力に接続される第２の
インバータＩＮＶ２を含む。第１のインバータＩＮＶＩ
の出力はまた補助出力信号ＡＵＸＯＵＴを与えるために
端子２８に接続される。
このように、出力信号ＡＵＸＯＵＴは入力データ信号Ｄ
ＩＮの補数である。第２のインバータＩＮ■２の出力は
ライン４０で中間信号ＤＩＮＢＵＦと呼ばれるバッファ
段階３６の出力を規定する。
この信号Ｄ　Ｉ　Ｎ　Ｂ　Ｕ　Ｆは入力データ信号ＤＩ
Ｎと同じ論理値を宵する。
増分器段階３８は第３のインバータＩＮＶ３、第４のイ
ンバータＩＮＶ４、第１の伝送ゲートＴＧ１、および第
２の伝送ゲートＴＣ；２を含むマルチプレクサ回路から
形成される。第３のインバータＩＮＶ３は入力搬送信号
ＣＩＮを受取るためにその入力が端子１４に接続され、
さらに第４のインバータＩＮＶ４はその入力が第３のイ
ンバータＩＮＶ３の出力に接続される。第１の伝送ゲー
トＴＧＩはＰチャネルトランジスタＰ３およびＮチャネ
ルトランジスタＮ５から形成されておりそれらの主電極
は入力ノードＡおよび出力ノードＢを与えるために並列
で接続されている。第２の伝送ゲートＴＧ２はＰチャネ
ルトランジスタＰ４およびＮチャネルトランジスタＮ６
から形成されておりそれらの主電極は入力ノードＣおよ
び出力ノードＤを与えるために並列で接続されている。
入力ノードＡは第１のインバータＩＮＶＩの出力に接続
され、さらに入力ノードＣは第２のインバータＩＮＶ２
の出力に接続される。出力ノードＢおよびＤはともにか
つ増分された信号ＤＩＮＣＲと呼ばれるライン４２に接
続される。第３のインバータＩＮＶ３の出力は制御信号
を与えさらにトランジスタＰ３およびＮ６の制御端子ま
たはゲートに接続される。第４のインバータＩＮＶ４の
出力はまた制御信号を与えさらにトランジスタＮ５およ
びＰ４の制御端子またはゲートに接続される。インバー
タの各々はＰチャネルＭＯ５Ｉ−ランジスタおよびＮチ
ャネルＭＯＳトランジスタから形成される従来のＣＭ　
ＯＳインバータである。
−般に公知であるように、マルチプレクサ回路はそれの
出力はそれ以上の入力の制御下でいくつかの入力のうち
１つから選択されるであろうものである。マルチプレク
サまたは増分器段階３８は入力搬送信号ＣＩＮの論理状
態に依存して補助出力信号ＡＵＸＯＵＴかまたは中間信
号ＤＩＮＢＵＦのいずれであっても構わないライン４２
で増分された出力信号ＤＩＮＣＲを発生する。第２図の
真理値表かられかるように、ＣｌＮ−０のとき増分され
た出力信号ＤＩＮＣＲは中間信号ＤＩＮＢＵＦに等しく
　　（Ｄ　Ｉ　ＮＣＲ−Ｄ　Ｉ　ＮＢＵＦ）　、さらに
ＣｌＮ−１のとき増分された出力信号ＤＩＮＣＲは入力
データ信号ＤＩＮまたはＡ　Ｕ　Ｘ　ＯＵ　Ｔの補数に
等しい（Ｄ　ＩＮＣＲ−ＡＵＸＯＵＴ）。
したがって、入力セクション３０は２進論理において特
定ビットの増分された値がそのビットの論理的に逆の値
を有するので実際に増分動作を実行するということが注
目されるであろう。
出力セクション３２は入力データ信号ＤＩＮの増分され
た値または増分されなかった値のいずれかを選択するよ
うに機能する。出力セクション３２は第３の伝送ゲート
ＴＧ３および第４の伝送ケートＴＣ；４を含むマルチプ
レクサ回路を含む。伝送ゲートＴＧ３はＰチャネルトラ
ンジスタＰ５およびＮチャネルトランジスタＮ７から形
成されておりそれらの主電極は入力ノードＥおよび出力
ノードＦを与えるために並列で接続されている。伝送ゲ
ートＴＧ４はＰチャネルトランジスタＰ６およびＮチャ
ネルトランジスタＮ８から形成されておりそれらの主電
極は入力ノードＧおよび出力ノードＨを与えるために並
列で接続されている。出力ノードＦおよびＨはデータア
ウト信号ＤＯＵＴを与えるようにともにかつライン４４
を介して端子２４へ接続される。端子１８の選択制御信
号ＳＥＬは制御電極すなわちトランジスタＮ７およびＰ
６のゲートに接続される。端子２０の信号ＳＥＬ＊すな
わち選択制御信号ＳＥＬの補数は制御電極すなわちトラ
ンジスタＰ５およびＮ８のゲートに接続される。選択制
御信号ＳＥＬがハイのとき、増分された出力信号Ｄ　Ｉ
　ＮＣＲが選択されてそれはデータ出力信号ＤＯＵＴを
与えるために出力セクション３２の出力へ通過される。
−方、選択制御信号ＳＥＬがローのとき増分されない信
号ＤＩＮＢＵＦが選択されてそれは端子２４へ通過され
る。
搬送セクション３４は第３図に示される真理値表に従っ
て動作される端子２６でキャリー・アウト信号Ｃ０ＵＴ
を発生するように機能する。搬送セクション３４はクロ
ックパルスの制御下で動作を実行する回路であると規定
される「ダイナミックな」回路である。搬送セクション
３４はＰチャネルトランジスタＰ１および４つのＮチャ
ネルトランジスタＮ１、Ｎ２、Ｎ３およびＮ４を含む。
トランジスタＰ１はそのソースが典型的には＋５゜０ボ
ルトである供給電位ＶＣＣに接続される。トランジスタ
Ｐ１のドレインはトランジスタＮ２のソースへ、キャリ
ー・アウト信号Ｃ０ＵＴを与えるための端子２６へ、さ
らにトランジスタＮ３およびＮ４の共通のドレインへ接
続される。トランジスタＮ２はそのドレインが入力搬送
信号ＣＩＮを受取るために端子１４に接続されさらにそ
のゲートかバッファ段階で第２のインバータＩＮＶ２の
出力に接続される。トランジスタＮ３およびＮ４のソー
スはまたともにかつトランジスタＮ１のドレインに接続
される。トランジスタＮ３のゲートはバッファ段階で第
１のインバータＩＮＶＩの出力に接続され、さらにトラ
ンジスタＮ４のゲートは補助入力信号ＡＵＸＩＮを受取
るために端子２２に接続される。トランジスタＮ１はそ
のソースが接地電位であるかまたはそれに近い低い電圧
■ＳＳに接続される。トランジスタＮ１のゲートはトラ
ンジスタＰ１のゲートへ、さらにブリチャージクロンク
信号ＰＲＥを受取るために端子ＩＳへ接続される。
第４図は第１　Ｂ　図の増分器セル１０の動作を理解す
る際に役立つタイミング図である。この発明の一部では
ない関連する回路が２０〜ＩＨｚのオーダで周波数を有
するであろうプリチャージクロックパルスＰＲＥを発生
する。キャリー中アウト信号Ｃ０ＵＴは第４図の（ａ）
に例示されるように、クロックパルスＰＲＥかローすな
わちｒＯＪ論理レベルにあるとき高電圧ヘブリチャージ
されさらにクロックパルスＰＲＥかハイすなわち「１」
論理レベルにある時間の間評価される。ダイナミックな
回路に関して典型的であるように、第４図の（ｂ）に示
される入力データＤＩＮはプリチャージクロックパルス
ＰＲＥの立上がり端縁に先立って有効でなければならず
、さらに評価期間の間宵効であり続けなければならない
。さらに、同様にうまく満たされなければならないセン
トアップ時間が時には必要とされる。
再び第１Ｂ図を参照すると、クロックパルスのプリチャ
ージ部分の間、トランジスタＰ１はターンオンされさら
にトランジスタＮ１はターンオフされる。このように、
キャリー・アウト信号Ｃ０ＵＴはトランジスタＮ２がタ
ーンオンされているかまたはターンオフされているかど
うかには無関係に高電圧ヘブリチャージされるであろう
。クロックパルスの評価部分の間、トランジスタＰ１は
ターンオフされさらにトランジスタＮ１はターンオンさ
れる。入力データ信号ＤＩＮがロー論理レベルにあると
仮定すると、キャリー・アウト信号Ｃ０ＵＴは第３図の
真理値表により示されるようにロー論理レベルになけれ
ばならない。これはプリチャージ部分の間トランジスタ
Ｎ１をターンオンすることにより端子２６に存在する高
電圧を放−電することを介して達成される。トランジス
タＮ３は入力データ信号ＤＩＮの補数であるインバータ
Ｉ　Ｎ　Ｖ　１の出力に接続されるそのゲートがハイ論
理レベルにあるので既にターンオンされるであろうこと
が注目されるであろう。−方、入力データ信号ＤＩＮが
ハイ論理レベルにあるとき、キャリー・アウト信号Ｃ０
ＵＴは第３図の真理値表に示されるように入力搬送信号
ＣＩＮと同じ論理状態を有さなければならない。これは
トランジスタＮ２をターンオンすることにより達成され
る。見てのとおり、トランジスタＮ２は入力データ信号
ＤＩＮと同じ論理レベルにあるインバータＩＮＶ２の出
力に接続されるそのゲートがハイの論理レベルにあるの
で実際にターンオンされるであろう。
いずれの数の増分器またはＤＩＮＣセル１０もＮビット
増分器を実現するように配列され得る。
第５Ａ図を参照すると、ＤＩＮＣ４と示されるこの発明
の例示である４ビット増分器１１０がブロック型式で例
示されている。増分器１１０はそれぞれ端子１１２．１
１４．１１６および１１８て４つの入力データ信号ＤＩ
＜３ないしＯ〉を、端子１２０でプリチャージクロック
信号ＣＬＫを、端子１２２で選択信号Ｓを、さらに端子
１２４で選択制御信号Ｓの補数である信号Ｓ＊を受取る
。
増分器１１０はそれぞれライン１２６．１２８．１３０
および１３２で４つのデータアウト信号を、さらにライ
ン１３４でキャリー・アウト信号Ｃ０を与える。
第５Ｂ図では、第５Ａ図の４ビット増分器ＤＩＮＣ４の
より詳細なブロック図が例示されており、それは４つの
増分器セルＤＩＮＣＯないしＤＩＮＣ３から形成されて
いる。増分器セルＤＩＮＧＯないしＤＩＮＣ３の各々は
第１Ｂ図でのＤＩＮＣセル１０に関して上で先に検討さ
れた増分器セルと同一の回路要素を含む。見てのとおり
、セルＤＩＮＣＯすなわちビットＯに対する入力搬送信
号ＣＩＮは入力データ信号ＤＩ＜０＞がいつも増分され
なければならないので常に高電圧になければならない。
入力信号ＣＬＫ、ＳおよびＳ＊はセルＤＩＮＣＯないし
Ｄ　Ｉ　ＮＣ３の各々に接続される。
１番目のセルの入力搬送信号は供給電圧ＶＣＣのような
高電圧に接続されている０番目のセルを除いては、ｉ−
１，２および３である１番目の１のセルのキャリー争ア
ウト信号である。
増分器ＤＩＮＣ４に対するタイミング図は第４図に示さ
れる増分器セル１０に対するものと同じである。言い換
えると、第４の入力データ信号Ｄ１＜３ないしＯ〉はプ
リチャージクロック信号ＣＬＫの立上がり端縁に先立っ
て有効でなければならずさらに信号ＣＬ　Ｋがハイ論理
レベルにある限り有効でなければならない。再び、選択
信号ＳおよびＳ＊は入力データ信号の増分された値と増
分されない値との間で選択を行なうために用いられる。
キャリー・アウト信号Ｃ○は選択信号の状態とは独立し
て発生される。セルＤＩＮＣＯに対する補助入力信号お
よび補助出力信号のための端子はライン１３６および１
３８を介してともに接続されかつライン１４０を介して
セルＤＩＮＣ２に対する補助入力信号のための端子に接
続される。
セルＤＩＮＣＩに対する補助入力および補助出力のだめ
の端子はライン１４２および１４４を介してともに接続
されかつライン１４６を介してセルＤＩＮＣ３に対する
補助入力のための端子へ接続される。補助入力端子およ
び補助出力端子のこれらの接続はキャリー・アウト信号
ＣＱの評価時間を早めるために用いられる。
どのようにして評価時間が補助接続により減じられるか
を例示するために、いかなる補助接続もないキャリー・
アウト信号ＣＯのための放電経路を示す第６Ａ図と補助
接続を有するキャリー・アウト信号ＣＯのための放電経
路を示す第６Ｂ図に対し参照がなされる。特に、キャリ
ー・アウト信号ＣＯは高電圧ヘプリチャージされるので
、４個の入力データ信号ＤＩ＜３ないし０＞−１１１０
であるとき最悪のケースの評価時間が起こるということ
が注目されるであろう。そのような入力データ信号があ
り、かつプリチャージクロック信号がＣＬＫ−１である
とき、増分された値はノーキャリー・アウト信号で、す
なわちＣ０−０で、ＤＯ＜３ないしＱ＞−１１１１でな
ければならない。
第６Ａ図において、いずれの補助接続もないキャリー・
アウト信号ＣＯに対する放電経路におけるトランジスタ
が示されている。各トランジスタの名称はそのトランジ
スタが属するビットに対応する第２の番号を含む。たと
えば、名称Ｎ２，３は第３のビットにあるトランジスタ
Ｎ２を指す。最も高い番号がつけられたビット（第３）
は最上位命ビットでありさらに最も低い番号がつけられ
たビット（０ビツト）は最下位ビットである。最悪の場
合では、第６Ａ図に描かれるすべてのトランジスタはノ
ーキャリー・アウト信号Ｃ○が最下位ビットから最上位
ビットへ伝播しなければならないようにターンオンされ
る。
０が４つの入力データ信号ＤＩ＜３ないしＯ〉のうちの
いずれのビットにも存在するとき、ノーキャリー・アウ
ト信号が発生されなければならないということが認めら
れるので、キャリー・アウト信号ＣＯはノーキャリーφ
アウト信号が各ビットを介して伝播するのを待つ必要な
しに低電圧（Ｃｏ−０）へ引かれ得る。第６Ｂ図では、
第５Ｂ図に関して上で先に検討された補助接続により作
られる第２の放電経路におけるトランジスタが示されて
いる。注目されるであろうように、第２の放電経路はト
ランジスタＮ２，３、Ｎ４，２および前の経路よりもず
っと短いＮ１．２を通る。
第５図および第６図に例示される補助接続を有する４ビ
ット増分器１１０が詳細に検討されてきた一方で、当業
者には３ビツトまたは５ビツトの増分器すなわちＮビッ
ト増分器が評価時間を早めるために補助接続を用いれば
ちょうどそれだけ容易に配列され得るということが理解
されるべきである。具体例により、それぞれ第７Ａ図お
よび第７　Ｂ　図において３ビット増分器および５ビッ
ト増分器のための補助接続が示されている。
１２ビット増分器を形成するために、１２個のＤＩＮＣ
セル１０を配列することは可能であろう。
その代わりに、３個の４ビット増分器ＤＩＮＣ４を配列
することにより１２ビット増分器を実現することがより
好都合であるということが見い出されている。第８図は
第５Ａ図のそのような３つのＤＩＮＣ４ブロックがどの
ようにして１２ビット増分器を形成するために相互接続
され得るがということを例示している。見てのとおり、
プリチャージ信号ＣＬＫはブロックＤＩＮＣ４の各々に
接続される。ブロックＤＩＮＣ４（ａ）は４つの入力デ
ータ信号ＤＩ＜３ないし０〉を受取りさらに４つの出力
データ信号Ｄｏ＜３ないし０〉を発生する。ブロックＤ
ＩＮＣ４（ｂ）は４つの入力データ信号ＤＩ＜７ないし
４〉を受取りさらに４つの出力データ信号ＤＯく７ない
し４〉を発生する。
ブロックＤＩＮＣ４（Ｃ）は４つの入力データ信号ＤＩ
＜１１ないし８〉を受取りさらに４つの出力データ信号
Ｄｏ＜１１ないし８〉を発生する。
それぞれブロックＤＩＮＣ４（ａ）　、ＤＩＮＣ４（ｂ
）およびＤＩＮＣ４（Ｃ）からのキャリー・アウト信号
ＣＯ３、ＣＯ２およびＣＯｌは評価サイクルの間、互い
から独立して評価される。
出力データ信号Ｄｏ＜　３ないし０〉は常に入力データ
信号ＤＩ＜３ないしＯ〉の増分された値をとるので、ブ
ロックＤＩＮＣ４（ａ）に対する選択制御信号は高電圧
または供給電位■Ｃｃに接続される。出力データ信号Ｄ
ｏ＜　７ないし４〉はブロックＤＩＮＣ４（ａ）からの
キャリー・アウトｉ号ｃＯ１がハイレベル（ＣＯＩ−１
）であるときのみ入力データ信号ＤＩ＜７ないし４〉の
増分された値をとる。こうして、ブロックＤＩＮＣ４（
ｂ）に対する選択信号Ｓはインバータ１１およびＩ２を
介してキャリー・アウト信号ＣＯＩに接続される。出力
データ信号Ｄ○く１１ないし８〉はブロックＤ　Ｉ　Ｎ
Ｃ４（ａ）からのキャリー・アウト信号ＣＯ１とブロッ
クＤ　Ｉ　ＮＣ４（ｂ）からのキャリー・アウト信号Ｃ
Ｏ２の双方が７１イレベル（ＣＯＩ−１およびＣＯ２−
１）にあるときのみＤＩ＜１１ないし８〉の増分された
値をとる。
このように、ブロックＤＩＮＣ４（ｃ）に対する選択信
号が信号ＣＯＩおよびＣＯ２を論理的に組合わせるＡＮ
Ｄゲート１３の出力に接続される。
例示によって、ＤＩ＜１１ないし８＞−１１１１、ＤＩ
＜７ないし４＞−１１１１、さらにＤＩく３ないしＯ＞
−１１０１であるとき、Ｄｏ＜　１１ないし８＞−１１
１１、Ｄｏ＜　７ないし４〉＝１１１１、さらｉ：Ｄｏ
＜３ないしＯ＞−１１１０である。したがって、キャリ
ー・アウト信号Ｃ○１はブロックＤＩＮＣ４（ｂ）およ
びＤＩＮＣ４（Ｃ）ではいかなる値も増分されないよう
にローレベルであった。しかしながら、ＤＩ＜１１ない
し８＞−１１１１、ＤＩ＜７ないし４＞−０１１１、さ
らにＤＩ＜３ないしＯ＞−１１１１であるとき、Ｄｏ＜
１１ないし８＞−１１１１、Ｄｏ＜７ないし４＞−１０
００，さらにＤｏ＜３ないしｏ＞−ｏｏｏｏである。そ
れゆえ、すべてのビットがブロックＤＩＮＣ４（ａ）と
ＤＩＮＣ４（ｂ）の双方で増分されるように、キャリー
・アウト信号ＣＯＩはハイでありさらにキャリー・アウ
ト信号ＣＯ２はローであった。
１２ビット増分器に対する評価時間の最悪の場合は次の
等式により示される。
ＴＥＩ　２−Ｔ１＋Ｔ２＋Ｔ３ そこでは ＴＥ１２−すべての１２個のデータアウトビットが有効
になるのにプリチャージ信号ＣＬＫの立上がり端縁から
かかる時間、 Ｔ　Ｉ　−Ｄ　Ｉ　ＮＣ４ブロツクのキャリー・アウト
信号を評価するのに最悪の場合の時間、　゛Ｔ２−最後
のＤＩＮＣ４ブロックのために選択信号ＳおよびＳ＊を
発生する論理を介する遅延、Ｉ３−選択信号ＳおよびＳ
＊が準備ができた後に増分器またはＤＩＮＣセルの出力
セクションを介する遅延、 である。
１６ビツト増分器は４つのＤＩＮＣ４プロ・ツクを必要
としさらに次の等式で明らかにされるように最悪の場合
の評価時間を有する。
置　６−ＴＩ＋Ｔ４＋Ｔ３ そこでは Ｔ１−（上と同様） Ｉ３−（上と同様） Ｔ４−第４のＤＩＮＣ４ブロックのために選択信号Ｓお
よびＳ＊を発生する論理を介する遅延、である。
１２ビット増分器に対する時間Ｔ２はインノ＜−夕を加
えた２入力ＡＮＤゲートの遅延である。１６ビツト増分
器に対する遅延時間Ｔ４は３入力ＡＮＤゲートおよびイ
ンバータを介する遅延である。
したがって、より高いビットカウントが増分時間をそれ
ほど増加することなしに増加され得るということがこう
してわかる。
第９Ａ図を参照すると、そこにはＤＤＥＣと示されるこ
の発明のＣＭＯＳＭＯＳ上ル２１０のブロック図が示さ
れている。減分器セル２１０は端子２１２の入力データ
信号ＤＩＮ、端子２１４の入力搬送信号ＣＩＮ、端子２
１６のプリチャージクロック信号ＰＲＥ、端子２１８の
選択制御信号ＳＥＬ、選択制御信号の補数である端子２
２０の信号ＳＥＬ＊、および端子２２２の補助入力信号
ＡＵＸＩＮからなる６個の入力論理信号を受取る。
減分器セルは端子２２４のデータアウト信号り。
ＵＴ、端子２２６のキャリー・アウト信号ＣＱＵＴ、お
よび端子２２８の補助出力信号ＡＵＸＯＵＴからなる３
個の出力信号を与える。
第９Ｂ図では、第９Ａ図の減分器すなわちＤＤＥＣセル
２１０の詳細な回路図が例示されている。
ＤＤＥＣセルは入力セクション３０ａ、出力セクション
３２ａ１および搬送セクション３４ａから形成されてい
る。入力セクション３０ａは減分器機能を実行するよう
に機能しさらにバッファ段階３６ａおよび減分器段階３
８ａからなる。減分器段階３８ａおよび搬送セクション
３４ａは第１Ｂ図の増分器段階３８および搬送セクショ
ン３４と構造が同じである。出力セクション３２ａは第
５のインバータＩＮＶ５がノードＦ、Ｈおよび端子２２
４の間で相互接続されるということを除けば第１Ｂ図の
出力セクション３２と同じである。バッファ段階３６ａ
は、（１）補助出力信号ＡＵＸ○ＵＴが第１のインバー
タＩＮＶＩよりはむしろ第２のインバータＩＮＶ２の出
力から来ておりさらに（２）中間信号ＤＩＮＢＵＦが第
２のインバータＩＮＶ２よりむしろ第１のインバータＩ
ＮＶ１の出力から来ているように、第１Ｂ図のバッファ
段階３６を修正している。これらの変化を除けば、第９
Ｂ図の回路構成要素およびそれらの動作は第１Ｂ図のも
のと同一である。こうして同じものに関する詳細な検討
は繰返されない。第５Ｂ図のＤＩＮＣセルの各々は４ビ
ット減分器を形成するようにＤＤＥＣセル２１０と置換
されても構わないということがまた明らかになるべきで
ある。
さらに、３つの４ビット減分器は１２ビット減分器を形
成するように第８図におけるのと同し態様で配列されて
も構わない。
この発明の増分器または減分器セルは次のように先行技
術の回路に優る利点を有する。
（１）　それは非常に高速度の動作を有する。
（２）　それは超大規模集積回路に適するように規則的
な構造から形成されている。
（３）　いかなる数のそのようなセルも、増分／減分に
対するビットの数が増加してもその動作速度がそれほど
変わらないＮビット増分器／減分器を形成するように配
列され得る。
先の詳細な説明から、この発明は入力セクション、出力
セクションおよび搬送セクションを含む高速度動作に適
する改良された増分器セルを提供するということがこう
して理解され得る。さらに、いずれの数のそのような増
分器セルも、ビットの数が増加されてもその動作速度が
それほど減じられないＮビット増分器を形成するために
接続されても構わない。
目下この発明の好ましい実施例であると考えられている
ものが例示されかつ説明されてきた一方で、種々の変化
および修正がなされてもよく、さらにこの発明の真の範
囲から逸脱することなしに同等物がその要素の代わりに
用いられても構わないということが当業者には理解され
るであろう。
さらに、その中心的な範囲から逸脱することなしにこの
発明の教示に特定の状況または材料を適用するために多
くの修正がなされても構わない。それゆえ、この発明は
この発明を実施するために実施された最良のモードとし
て開示された特定の実施例に制限されないということ、
しかしながらこの発明は前掲の特許請求の範囲の範囲内
に入るすべての実施例を含むであろうということが意図
されている。
【図面の簡単な説明】
第１Ａ図はこの発明の増分器セルのブロック図である。 第１Ｂ図は第１Ａ図の増分器セルの詳細な概略回路図で
ある。 第２図は第１Ｂ図における増分器セルの入力セクション
のための真理値表である。 第３図は第１Ｂ図における増分器セルにおける搬送セク
ションのための真理値表である。 第４図は第１Ｂ図における増分器セルの動作を理解する
際に役立つタイミング図である。 第５Ａ図はこの発明の原理を用いる４ビット増分器のブ
ロック図である。 第５Ｂ図は第５Ａ図に示される４ビット増分器のより詳
細なブロック図である。 第６Ａ図はいずれの補助接続もない４ビット増分器のた
めの最悪の場合の放電経路を示す。 第６Ｂ図は補助接続を有する４ビット増分器のだめの最
悪の場合の放電経路を示す。 第７Ａ図は３ビット増分器のための補助接続を示す。 第７Ｂ図は５ビット増分器のための補助接続を示す。 第８図はこの発明の原理を用いた１２ビット増分器のブ
ロック図を示す。 第９Ａ図はこの発明の減分器セルのブロック図である。 第９Ｂ図は第９Ａ図の減分器セルの詳細な概略回路図で
ある。 図において、１０はＣＭ　ＯＳ増分器セル、１２．１４
．１６，１８．２０．２２．２４．２６．２８は端子、
３０は入力セクション、３２は出力セクション、３４は
搬送セクション、３６はバッファ段階、３８は増分器段
階、４０．４２．４４はライン、１１０は４ビット増分
器、１１２，１１４．１１６，１１８，１２０．１２２
および１２４は端子、１２６．１２８．１３０．１３２
．１３４．１３６．１３８．１４０．１４２．１４４お
よび１４６はライン、２１０はＣＭ　ＯＳ減分器セル、
２１２．２１４．２１６．２１８．２２０．２２２．２
２４．２２６および２２８は端子であ特許出願人　アド
バンスト・マイクロ・ディバイシズ・インコーホレーテ
ッド 代理人弁理士深見久部（にカ＼りｊ） の　　　　　　　　　○ Ｌ　　　　　　　　　　　　　ＬＬ コ く　　　　　　　　ｍ （、ｏ　　　　　　　　ω Ｑ　　　　　　　　○ 一一一　　　　　　　　　　　　　　　　　　　　　μ
−−匣匣

Claims (20)

    【特許請求の範囲】
  1. （１）バッファ段階および増分器段階から形成される入
    力セクションを含み、 前記バッファ段階は第１のインバータおよび第２のイン
    バータを有し、前記第１のインバータは入力データ信号
    を受取るためにその入力が第１の入力端子に結合され、
    前記第２のインバータはその入力が前記第１のインバー
    タの出力に結合され、前記増分器段階は第３のインバー
    タ、第４のインバータ、第１の伝送ゲートおよび第２の
    伝送ゲートから形成され、前記第３のインバータは入力
    搬送信号を受取るためにその入力が第２の入力端子に結
    合されさらにその出力が前記第４のインバータの入力に
    結合され、前記第３および第４のインバータの出力は前
    記第１および第２の伝送ゲートのノードを制御するため
    に接続され、前記第１の伝送ゲートはその入力ノードが
    前記第１のインバータの出力に結合され、前記第２の伝
    送ゲートはその入力ノードが前記第２のインバータの出
    力に結合され、 第３の伝送ゲートおよび第４の伝送ゲートから形成され
    る出力セクションを含み、前記第３の伝送ゲートはその
    入力ノードが前記第１および第２の伝送ゲートの出力ノ
    ードに結合され、前記第４の伝送ゲートはその入力ノー
    ドが前記第２のインバータの出力に結合され、前記第３
    および第４の伝送ゲートは選択信号およびその補数を受
    取るためにそれらの制御ノードが第３および第４の入力
    端子に接続され、 Ｐチャネルトランジスタ、第１のＮチャネルトランジス
    タ、第２のＮチャネルトランジスタ、第３のＮチャネル
    トランジスタおよび第４のＮチャネルトランジスタを含
    む搬送セクションを含み、前記Ｐチャネルトランジスタ
    はそのソースが供給電位に接続されさらにそのゲートが
    前記第１のＮチャネルトランジスタのゲートに接続され
    、前記Ｐチャネルトランジスタはそのドレインが前記第
    ２のＮチャネルトランジスタのソースにおよび前記第３
    および第４のＮチャネルトランジスタのドレインに接続
    され、 前記第１のＮチャネルトランジスタはそのドレインが前
    記第３および第４のＮチャネルトランジスタのソースに
    接続されさらにそのソースが接地電位に接続され、前記
    第２のＮチャネルトランジスタはそのゲートが前記第２
    のインバータの出力に接続されさらにそのドレインが前
    記第２の入力端子に接続され、前記第３のＮチャネルト
    ランジスタはそのゲートが前記第１のインバータの出力
    に接続され、前記Ｐチャネルトランジスタおよび前記第
    １のＮチャネルトランジスタの共通のゲートはクロック
    信号を受取るためにさらに第５の入力端子に接続され、
    さらに 前記Ｐチャネルトランジスタのドレインはキャリー・ア
    ウト信号を与えるためにさらに第２の出力端子に接続さ
    れ、前記第４のＮチャネルトランジスタのゲートは補助
    入力信号を受取るために第６の入力端子に接続され、前
    記第１のインバータの出力は出力補助信号を与えるため
    に第３の出力端子にさらに接続される、増分器セル。
  2. （２）前記第１ないし第４のインバータがＣＮＯＳイン
    バータを含み、各インバータはＰチャネルトランジスタ
    およびＮチャネルトランジスタを有する、特許請求の範
    囲第１項に記載の増分器セル。
  3. （３）前記第１ないし第４の伝送ゲートの各々が並列に
    接続されるそれらの主電極を有するＰチャネルトランジ
    スタおよびＮチャネルトランジスタを含む、特許請求の
    範囲第１項に記載の増分器セル。
  4. （４）複数個の前記増分器セルがＮビット増分器を形成
    するように配列される、特許請求の範囲第１項に記載の
    増分器セル。
  5. （５）前記増分器セルのうち４つが４ビット増分器を形
    成するように配列される、特許請求の範囲第１項に記載
    の増分器セル。
  6. （６）前記４つの増分器セルの各々のための補助入力信
    号を受取るための第６の入力端子および補助出力信号を
    与えるための第３の出力端子が最高位ビットでキャリー
    ・アウト信号を発生するための時間を早めるために相互
    接続される、特許請求の範囲第５項に記載の増分器セル
    。
  7. （７）前記４ビット増分器のうち３つが１２ビット増分
    器を形成するように配列される、特許請求の範囲第５項
    に記載の増分器セル。
  8. （８）バッファ段階および減分器段階から形成される入
    力セクションを含み、 前記バッファ段階が第１のインバータおよび第２のイン
    バータを有し、前記第１のインバータは入力データ信号
    を受取るためにその入力が第１の入力端子に結合され、
    前記第２のインバータはその入力が前記第１のインバー
    タの出力に結合され、前記減分器段階は第３のインバー
    タ、第４のインバータ、第１の伝送ゲートおよび第２の
    伝送ゲートから形成され、前記第３のインバータは入力
    搬送信号を受取るためにその入力が第２の入力端子に結
    合されさらにその出力が前記第４のインバータの入力に
    結合され、前記第３および第４のインバータの前記出力
    は前記第１および第２の伝送ゲートのノードを制御する
    ために接続され、前記第１の伝送ゲートはその入力ノー
    ドが前記第２のインバータの出力に結合され、前記第２
    の伝送ゲートはその入力ノードが前記第１のインバータ
    の出力に結合され、 第３の伝送ゲートおよび第４の伝送ゲートから形成され
    る出力セクションを含み、前記第３の伝送ゲートはその
    入力ノードが前記第１および第２の伝送ゲートの出力ノ
    ードに結合され、第４の伝送ゲートはその入力ノードが
    前記第１のインバータの出力に結合され、前記第３およ
    び第４の伝送ゲートは選択信号およびその補数を受取る
    ためにそれらの制御ノードが第３および第４の入力端子
    に接続され、 Ｐチャネルトランジスタ、第１のＮチャネルトランジス
    タ、第２のＮチャネルトランジスタ、第３のＮチャネル
    トランジスタおよび第４のＮチャネルトランジスタを含
    む搬送セクションを含み、前記Ｐチャネルトランジスタ
    はそのソースが供給電位に接続されさらにそのゲートが
    前記第１のＮチャネルトランジスタのゲートに接続され
    、前記Ｐチャネルトランジスタはそのドレインが前記第
    ２のＮチャネルトランジスタのソースにおよび前記第３
    および第４のＮチャネルトランジスタのドレインに接続
    され、 前記第１のＮチャネルトランジスタはそのドレインが前
    記第３および第４のＮチャネルトランジスタのソースに
    接続されさらにそのソースが接地電位に接続され、前記
    第２のＮチャネルトランジスタはそのゲートが前記第１
    のインバータの出力に接続されさらにそのドレインが前
    記第２の入力端子に接続され、前記第３のＮチャネルト
    ランジスタはそのゲートが前記第２のインバータの出力
    に接続され、前記Ｐチャネルトランジスタおよび前記第
    １のＮチャネルトランジスタの共通のゲートはプリチャ
    ージクロック信号を受取るためにさらに第５の入力端子
    に接続され、さらに 前記Ｐチャネルトランジスタのドレインはキャリー・ア
    ウト信号を与えるために第２の出力端子にさらに接続さ
    れ、前記第４のＮチャネルトランジスタのゲートは補助
    入力信号を受取るために第６の入力端子に接続され、前
    記第２のインバータの出力は出力補助信号を与えるため
    に第３の出力端子にさらに接続される、減分器セル。
  9. （９）前記第１ないし第５のインバータがＣＭＯＳイン
    バータを含み、各インバータはＰチャネルトランジスタ
    およびＮチャネルトランジスタを有する、特許請求の範
    囲第８項に記載の減分器セル。
  10. （１０）前記第１ないし第４の伝送ゲートの各々が並列
    に接続されるそれらの主電極を有するＰチャネルトラン
    ジスタおよびＮチャネルトランジスタを含む、特許請求
    の範囲第８項に記載の減分器セル。
  11. （１１）複数個の前記減分器セルがＮビット減分器を形
    成するように配列される、特許請求の範囲第８項に記載
    の減分器セル。
  12. （１２）前記減分器セルのうち４つが４ビット減分器を
    形成するように配列される、特許請求の範囲第８項に記
    載の減分器セル。
  13. （１３）前記４つの減分器セルの各々のための補助入力
    信号を受取るための第６の入力端子および補助出力信号
    を与えるための第３の出力端子が最高位ビットでキャリ
    ー、アウト信号を発生するための時間を早めるために相
    互接続される、特許請求の範囲第１２項に記載の減分器
    セル。
  14. （１４）前記４ビット減分器のうち３つが１２ビット減
    分器を形成するように配列される、特許請求の範囲第１
    ２項に記載の減分器セル。
  15. （１５）入力データ信号および入力搬送信号に応答して
    増分された出力信号を発生するための入力手段と、 前記入力手段に結合されて増分された出力信号かまたは
    入力データ信号のいずれかになるようにデータアウト信
    号を発生するための出力手段と、さらに 前記入力データ信号および前記入力搬送信号に応答して
    キャリー・アウト信号を発生するための搬送手段とを含
    む、増分器。
  16. （１６）前記入力手段が第１および第２のインバータか
    ら形成されるバッファ段階を含み、前記第１のインバー
    タはその入力が入力データ信号に結合され、前記第２の
    インバータはその入力が前記第１のインバータの出力に
    結合され、前記第２のインバータの出力が前記入力デー
    タ信号と同じ論理状態を中間信号に与える、特許請求の
    範囲第１５項に記載の増分器セル。
  17. （１７）前記入力手段が、中間信号および入力搬送信号
    に応答して増分された出力信号を発生するための第１の
    マルチプレクサ手段を含む増分器段階をさらに含む、特
    許請求の範囲第１６項に記載の増分器セル。
  18. （１８）前記出力手段が、中間信号および増分された出
    力信号に応答して増分された出力信号かまたは入力デー
    タ信号のいずれかになるようにデータアウト信号を選択
    するための第２のマルチプレクサ手段を含む、特許請求
    の範囲第１７項に記載の増分器セル。
  19. （１９）前記搬送手段がクロック信号に応答してキャリ
    ー・アウト信号をハイ論理状態にプリチャージするため
    の手段を含む、特許請求の範囲第１８項に記載の増分器
    セル。
  20. （２０）前記搬送手段がキャリー・アウト信号のハイ論
    理状態を放電するための手段をさらに含む、特許請求の
    範囲第１９項に記載の増分器セル。
JP62154257A 1986-06-20 1987-06-19 バッファ段階および増分器段階から形成される入力セクションを含む増分器セルとバッファ段階および減分器段階から形成される入力セクションを含む減分器セル Pending JPS633335A (ja)

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