JPS6333930A - デジタルアナログ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、集積回路化に適したデジタルアナログ変換
回路に関する。

（従来例） 近年は集積回路の製造技術が進歩し、同一チップ内にア
ナログ回路とデジタル回路を共存させることも研究され
ている。ここで必要となる回路としては、デシタル信号
をアナログ信号に変換する回路がある。

第２図は従来のデジタルアナログ変換回路の例を示して
いる。トランジスタＱＡＯｄ、ベースコレクタが共通に
接続され、抵抗ＲＡｏを介して接地電位ライン１に接続
される。またトランジスタＱＡＯのエミッタは、抵抗Ｆ
ＬＢＯを介して電源（ｖｃｃ）ライン２に接続される。

トランジスタＱＡｏ、抵抗ＲＡＯ２ＲＢＯは、各人力ビ
ット（ｖ１〜Ｖｎ　）をアナログ変換する回路の共通定
電流源として作用する。

入力ビツト（ｖｌ）は、トランジスタＱＢＺのエミッタ
に供給される。入カビッ）　（Ｖｚ　）は、例えば最上
位桁のビット（ＭＳＢ）である。トランジスタＱＢ１ｔ
ＱＣＩは、双方のペース及びコレクタを共通にし゛Ｃト
ランジスタＱＡＪのコレクタに接続している。トランジ
スタＱＣＩのエミッタは、出力端３に接続されている。

抵抗ＲＣＯは出力抵抗である。前記トランジスタＱＡＪ
のペースは、トランジスタＱＡＯのベースに接続され、
コレクタは抵抗ＲＢＪを介して電源ライン２に接続され
る。

ビット入力（Ｖｚ）が＠１′″　つ″！！シハイレペル
のときは、トランジスタＱＡｌ、ＱＣＩに電流４１が流
れ、抵抗ＲＣｉｌ）に電圧を発生させる。

上記と同様な回路が、各人力ビット（ｖ２〜Ｖｎ）に対
して設けられ並列に接続される。入力ビツト（ｖ２）に
対してセ、トランシス／　ＱＡ、？　、ＱＢ２　、ＱＣ
２、抵抗ＲＢ２による回路が働きその出力′電流（２を
抵抗ＲＣｆ７に流すことができる。また、入力ピッ）　
（ＶＪ）に対しては、トランジスタＱＡ３．ＱＢ３．Ｑ
Ｃ３、抵抗ＲＢ、？による回路が働き、入力ビツト（Ｖ
ｎ）に対しては、トラン・ジメタＱＡｎ、ＱＢｎ、ＱＣ
ｎ　、抵抗ＲＢｎによる回路が働く。

但し、上記の回路において、抵抗ＲＢＯ，ＲＢＪ・・・
Ｒｕｎの値をみた場合、ＲＢ（７＝ＲＢＺ、　ＲＢ’＝
＝ｇ２ＸＥＬＢＯ１ＲＢ、？　＝　４　ｘ　ＲＢＯｌＲ
Ｂｎ　＝　２”−’　Ｘ　ＲＢＯの関係にある。従って
、ＲＢＯ＝　ＲＢＪ＜ＲＢ’＜ＲＢ３＜ＲＢｎである。

このため、トランジメタＱＡＯ−ＱＡｎのコレクタに流
れる゛−流ｉ０，４１．４２・・・ｉｎをみると、（０
＝る関係がある。

以上まとめると、 ・・・・・・・・・（１） ｉｏ　＝　４１　＝　２Ｘｔ２　＝　４Ｘ＜、？　＝　
２ｎ−’　Ｘ　ｉｎ・・・・・・・・・（２） を得ることができる。この関係を表に示して、出力電圧
Ｖ。ｕｔを求めると、次の表１のようになる。・但し、
入力ビット数を３ビツトとしている。

第　　　　　１ 上記の表１かられかるように、入力ビットの値が増大す
れば出力電圧Ｖ。ｕｔも増大する。この表１に示した関
係は、（２）式が正確に成立することを前提としている
。したがって、実際には、トランジスタのり７．（増幅
率）の影響によって（２）式の関係が不成立となるのを
防止するために、電流比に応じてトランジスタＱＡ（７
〜ＱＡｎのエミッタ面積を変え、電流に応じた適切な動
作点を設定している。

（発明が解決しようとする問題点） 上記従来のデジタルアナログ変換回路は、構成が単純で
あシ、使用ビット数が少ない場合には優れた変換回路と
言える。しかしながら、この回路の場合、ビット数を１
つ拡大しようとすると、表２に示すように素子数の増加
率が非常に大きい。

表　　　　２ 但し、上記衣２は、抵抗ＲＢＩ）を１素子として、ＲＢ
２は２　Ｘ　ＲＢ１７であるから２素子、ＲＢＪ　ｉ’
ｉ　ａ　ＸＲＢＯであるから３累子、エミッタ面積が２
の場合は２累子とみて計算している。

このように、従来の回路は、ビット数が増すごとに素子
数の増加率が大きく、通常のデジタル回路で必要される
６ビツトあるいは８ビツトの変換回路を構成するにはチ
ップ面積が非常に大きくなるという問題がある。

そこでこの発明は、ビット数が多くなりても素子数の増
加率が低く集積回路化に適したデジタルアナログ変換回
路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、各人力ビットに対して出力電流を作り、こ
れを出力抵抗に供給するにあたって、出力−流を上位ビ
ットから導入した上位ビット電流の棒として作シ出す分
流手段を構成するものである。

（作用） 上記の分流手段によシ、各ビットの出力電流は、常にそ
の上位ビットの捧の１区流になっているので、わざわざ
抵抗値を変えて（素子数を増加させて）出力電流を作る
必要はなく、ビット数が増加しても、１ピツト処理に必
要な素子数（一定数）を増加すればよく、従来のように
倍加することはない。

（実施例） 以下この発明の実施例を図面を参照して説明する。第１
図はこの発明の一実施例であシ、アナログ変換すべきデ
ータは、入力ビツト（ｖ１〜Ｖｎ）として、入力端子Ｉ
Ｎ７〜ＩＮｎに供給される。また、端子１１には、所定
の基準電圧Ｖ）Ｉが供給される。

トランジスタＱハは、エミッタが抵抗Ｒ１ｍを介して接
地電位ライン１に接続され、ペース・コレクタが共通に
抵抗ＲＪｂを介して電源（■ｃｃ）ライン２に接続され
る。ま九、トランジスタＱｌｂは、エミッタが抵抗Ｒ１
ａを介して接地電位ライン１に接続され、ペースがトラ
ンジスタｑ１１のペースＫＷ続される。そして、トラン
ジスタＱｌｂのコレクタは、入力ビツト（ｖｇに応答し
てスイッチング動作するトランジスタＱｌｃ、Ｑｌｄの
エミッタに接続される。

トランジスタＱｌｃのペースに、基準電圧■が供給され
、トランジスタＱｌｄのペースには入力ビツト（ｖｌ）
が供給される。トランジスタＱｌｅのコレクタは、４源
ライン２に接続され、トランジスタＱＪｄのコレクタは
、カレントミラー回路を形成したトランジスタＱＪｅの
コレクタ及びペースに接続される。トランジスタＱｌｅ
、Ｑｌｆのペースは共通接続され、トランジスタＱｌｅ
のエミッタは抵抗ＲＪｄを介して電源ライン２に接続さ
れ、トランジスタＱＪｆのエミッタに抵抗Ｒ１ｅを介し
て電源ライン２に接続される。

トランジスタＱＪｆのコレクタは、出力′直圧Ｖ。Ｕ。

を導出するための出力端子３に接続される。この出力端
子３と、接地′也位ライン１間には出力抵抗’ｏｕｔが
接続されている。

上記のデジタルアナログ変換部は、入力ビツト（ｖｌ）
が′Ｏ″のときは、トランジスタＱＺｃがオンする。ト
ランジスタＱＺａ、ＱＪｂは、定電流ｉ０　＝　４１を
流すカレントミラー回路による電流源である。一方、入
力ビット（ｖＩ）が′１”のときは、トランジスタＱｌ
ｅ、Ｑｌｄの状態が反転し、トランジスタＱＪｄに電流
（１が流れる。この電流と同じ電流がトランジスタＱ１
・、Ｑｌｔによるカレントミラー回路を介して、出力抵
抗Ｒ０ｕｔにも流れる。

ところで、この発明では、上記のように、１ビツトのア
ナログ変換処理を得る変換部ＣＶＩに付随して、Ｗ分流
回路ＤＶＩが設けられ、この彊分流回路Ｄｖ１の出力電
流が、下位ビットのアナログ変換処理部ＣＶ２の定電流
として作用するものである。

捧分流回路Ｄｖ１は、トランジスタＱハとともにカレン
トミラー回路を形成するトランジスタＱ１ｇを定電流源
として動作する。

即ち、トランジスタＱＺｇのエミッタは、抵抗ＲＪｆを
介して接地電位端１に接続され、コレクタはトランジス
タＱＪｈｌＱハの共通エミッタに接続される。このトラ
ンジスタＱＪｈ、Ｑハのペースには、所定の基準電圧Ｖ
Ｕが共通に供給される。トランジスタＱｌｂのコレクタ
は、電源ライン２に接続され、トランジスタＱＪｔのコ
レクタはトランジスタＱｌｊのコレクタ及ヒペース、ト
ランジスタＱｌｋのペースに接続される。トランジスタ
ＱＪｊｌＱＪｋは、カレントミラー回路を形成しており
、トランジスタＱ’ｊｓＱＪｋの各エミッタはそれぞれ
抵抗ＲＪ　ｇ　、ＲＺ　ｈを介して電源ライン２に接続
される。そして、トランジスタＱＪｋのコレクタは、下
位のアナログ変換処理部ＣＶＺの電流源として作用する
トランジスタＱ、２ｍのコレクタ及びペースに接続され
る。

上記の捧分流回路ＤＶＩの出力電流は、アナログ変換処
理部ＣＶＺに基本的に流れているビット電流ミノの職で
ある。即ち、トランジスタＱ１ｇは、トランジスタＱｌ
ａに対してカレントミラー関係にあシ、そのコレクタに
は、電流ｉｏと同じ電流が流れる。

このトランジスタＱ１ｇのコレクタ電流は、トランジス
タＱ１ｂｓＱハで分流される。トランジスタＱＺｈ。

ＱＪｉのペースには同じ基準電圧が供給されているため
、両トランジスタＱｌｈ　、Ｑｌ　ｉに流れる電流は、
仔／２と等しい。このように捧となった電流は、下位ビ
ットのアナログ変換処理部ＣＶＪにおける基本定電流と
なる。

アナログ変換処理部ＣＶ２も先のアナログ変換処理部Ｃ
ＶＩと同様な構成であり、トランジスタＱ２ａ〜Ｑ２ｆ
　、抵抗ＲＺａ、Ｒ’ｃ〜Ｒ２・によシ構成される。

このアナログ変換処理部ＣＶ２は、先のアナログ変換処
理部ＣＶＩとともに、出力端子３、出力抵抗Ｒｏｕｔを
共用している。このアナログ変換処理部ＣＶ２にも、捧
分流回路ＤＶ２が同様に付随して設けられる。この棒分
流回路ＤＶ２も先の棒分流回路ＤＶＪと同様にトランジ
スタＱＪｇ〜ＱＪｋ、抵抗Ｒ２ｆ〜ＲＪｈにより構成さ
れる。

アナログ変換処理部ＣＶ２の動作も先のアナログ変換処
理部ＣＶＩと同様である。入力ビツト（Ｖ、？）がハイ
レベルになると、トランジスタＱ２ｄがオンし、そのコ
レクタ電流と同じ電流がカレントミラー回路を介して出
力抵抗Ｒ０ｕｔに供給される。また、■分流回路Ｄｖ２
も先の磯分流回路Ｄｖ１と同様な動作を得るもので、ア
ナログ変換処理部ＣＶ２の基本電流を捧に分流し、その
分流出力を更に下位のアナログ変換処理部に基本電流と
して供給する。このように、本回路では、次々と下位の
アナログ変換処理部及び恥分流回路に対して凭された基
本電流が供給されることになる。

トラン・ジメタＱＪａ　〜Ｑ３ｆ　、抵抗ＲＪｍ、ＲＪ
ｃ　％　ＲＪ＠は入力ビツト（ｖｇ）に対するアナログ
変換処理部であり、また、トラン・ジメタＱｎａ　−Ｑ
ｎ！　、抵抗Ｒｎａ。

Ｒｏｅ〜Ｒｎ５ｔｉ入カビット（Ｖｎ）に対するアナロ
グ変換処理部である。

今、抵抗ＲＺｍ、ＲＺｃ、ＲＪｆ、Ｒ２ａ、Ｒｆｆｉａ
、Ｒｊｆ、ＲＪａ、ＲＪａ。

・・・に流れる電流をそれぞれｉｏ、Ｈ，４２，４３，
４４，４５゜６６．４７・・・とすると、以下の関係が
ある。

（０＝何＝ｉ２．イ３　＝（４＝シ５−捧イ０゜仔＝（
７＝％（Ｏ 従って、上記の回路において、入力ビツト（ＶＪ）のみ
が１１”の場合は、ｖｏｕｔ＝１０×Ｒｏｕｔの電圧が
出力端子３に生じ、入力ピッ）　（ｖｇのみが１″の場
合は、ｖｏｕｔ＝凭イ０ＸＲＯｕｔの電圧が出力端子３
に生じる。

３ビツト入力の場合の出力電圧を表に示すと以下の表３
のようになる。

表　　　　　３ 上記のように、本回路は、デジタルアナログ変換回路と
し作動する。次に、ビット数を増加した場合の素子数を
以下の表４に示す。

表　　　　　４ 上記の表４に示すように、本発明の場合、１ビツト増設
するごとに、１８素子の増加がある。この表４と、従来
の回路の表２とを比較するとわかるように、５ビツトま
では本発明の回路の方が素数が多いが、６ビツト以上に
なると、本発明の回路のＭ数が格段と少ない。

［発明の効果］ 以上説明したように、本発明による。と、特に使用頻度
の多い６ビツト以上の入力に対してに、従来のものより
少ない素数でアナログ変換を実現することができ、集積
回路化した場合のチップ面積も小さくすることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路Ｉシ１、。 第２図は従来のデジタルアナログ変換回路である。 Ｃ￥１　、ＣＮ３・・・アナログ変換処理部、ＤＶＪ、
ＤＶ２・・・杯分流回路。

Claims (1)

【特許請求の範囲】
1. 差動増幅器の一方の入力部に基準電圧を供給し、他方の
   入力部にビット入力を供給し、この差動増幅器の出力電
   流をカレントミラー回路を介して出力抵抗に供給する第
   １のアナログ変換処理部と、前記差動増幅器の定電流源
   回路とカレントミラー回路の関係にある定電流源を有す
   る差動増幅器であって、この定電流源に流れる電流を分
   流し、その分流出力電流を第２の桁のアナログ変換処理
   部を構成する差動器の定電流源回路に供給する分流回路
   とを具備したことを特徴とするデジタルアナログ変換回
   路。