JPS6334353Y2

JPS6334353Y2 -

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Publication number: JPS6334353Y2
Application number: JP1986121877U
Authority: JP
Priority date: 1986-08-08
Filing date: 1986-08-08
Publication date: 1988-09-12
Also published as: JPS6226941U

Description

【考案の詳細な説明】本考案は、各ビツト毎に独立な並列形Ａ／Ｄ符
号器を備えたダイレクト・フラツシユ形のＡ／Ｄ
変換器に関する。

アナログ電圧をデイジタル表示に変換する同時
変換法において、前記デイジタル表示の全てのビ
ツトは同時に決定される。この方法は、電圧比較
器の並列バンクを有し、そして各比較器は所定の
電圧レベルに達したアナログ電圧に応答するの
で、並列法として知られている。

Ｎビツト符号器（但しＮは所定の整数である）
においては、２個のデイジタル出力状態が存在す
る。最大アナログ電圧は、２個の電圧レベルに分
割される。各レベルは量子化された電圧値を表わ
し、そして各量子化レベルはデイジタル出力状態
の１つによつて表わされる。従来のＮビツト符号
器は２個の比較器を必要とする。そして、各比較
器は特定の量子化レベルへの変換を決定する。よ
つて、同時変換法を並列形で実現した従来の構成
では、Ｎが大きい場合には極めて多くの比較器を
必要とする。実際、Ｎが６以上になると、比較器
の数は実現困難なまでに多くなるという欠点があ
る。しかしながら、この方法を用いることによつ
て超高速化が可能となることから、この欠点を克
服することが大いに望まれる。

上述の同時変換法の他の欠点は、電圧比較器の
並列バンクの出力が、簡潔なフオーマツトとはな
らないで、2^N−１個の２進データ信号の形態を持
つていることである。通常2^N−１の出力は変換ロ
ジツクにより、簡潔な２進フオーマツトで２進情
報の最終ビツトに符号化される。典形的にはＮが
６以上の大きな値に対して、変換ロジツクで必要
とされる素子の数は、多数の入力及びロジツク組
み合せのために極めて大きくなる。

このように、従来技術において“フラツシユ符
号化”として公知の同時変換における高速度Ａ／
Ｄ変換は、Ｎが大きい符号器に対して極めて多く
の比較器を必要とし、且つ変換ロジツクが複雑に
なるために実現は困難であつた。

本考案は上述の欠点を解消するためになされた
もので、各ビツトに対して独立並列形Ａ／Ｄ符号
器を有するダイレクト・フラツシユ形変換器を提
供せんとするものである。本考案の一実施例によ
ると、各独立ビツト符号器は、比較器の出力が直
接的に符号化される簡潔な２進出力となるよう
に、単一比較器に接続された交差結合のレベル検
出器を具えている。このように、各ビツトに対し
て単一の比較器が必要とされ、そして変換ロジツ
クは必要としない。その結果、実際的な直接マル
チビツト・フラツシユ形変換器が実現できる。

本考案の例示された実施例は、同時８ビツト、
グレイコード、Ａ／Ｄ変換器である。各ビツト
は、直接符号化された簡潔な出力を与える比較器
に結合された独立並列形アナログ回路群によつて
符号化される。本発明は並列ビツト符号器を具
え、そして直接Ｎビツト２進コードを発生するの
で、“ダイレクト・フラツシユ形変換器”と呼ぶ
ことにする。本説明において“変換器”という用
語は、一般的なものを意味し、そして“符号器”
という用語は前記変換器内の回路群を意味する。

本考案の実施例で組み合わされた２進コード
は、また“巡回符号”、“交器２進コード”又はこ
こで使用されるような発明者にちなんで“グレイ
コード”として知られている単位距離コードであ
る。４ビツト（Ｎ＝４）グレイコードの状態は、
量子化入力電圧の関数として、次の表１に示され
ている。

表１グレイコードアナログ値（量子化レベル） 0000 ０ 0001 １ 0011 ２ 0010 ３ 0110 ４ 0111 ５ 0101 ６ 0100 ７ 1100 ８ 1101 ９ 1111 10 1110 11 1010 12 1011 13 1001 14 1000 15 第１図は、増大アナログ入力電圧の関数として
グレイコードビツト値に関連したデイジタル波形
を示す。図において、波形Ａはオーバーレンジビ
ツトに関連し、且つ波形Ｂ，Ｃ，Ｄ、及びＥはそ
れぞれ表１のグレイコードに関連している。ここ
で、波形Ｂは最上位ビツトを表わし、波形Ｃは、
その次の上位ビツトを表わし、波形Ｅは最下位ビ
ツトを表わす。例示されているようにグレイコー
ドでは、１つのビツトのみがどれか１つの所定の
量子化レベルに交差する入力信号に応答して変化
する。

デイジタル表示の各ビツトは、独立並列形Ａ／
Ｄ符号器によつて符号化される。第１図におい
て、各デイジタル出力ビツトは、（FS÷2^M-1）離
れて生じるアナログ電圧を表わすデイジタル変換
によつて特性づけられる。ここで、FSはフルス
ケールアナログ信号の値であり、Ｍは出力デイジ
タルビツトを表わす整数であり、そしてＭ＝１は
最上位ビツトに相当する。さらに、各デイジタル
ビツトに対する最初の変換は、FS÷2^Mで生じる。
例えば、256Vのフルスケールアナログ値を有す
るシステムにおいて、Ｍ＝４及び第１図の波形Ｅ
に相当する第４のデイジタルビツトは、256V÷
16＝16Vで、最初の変換をなし、そしてその量子
化レベルは32V離れている。

本考案の実施例による１つの利点は、８ビツト
Ａ／Ｄ変換器の分解能が、最下位ビツトに最初に
表われる高スルーレートから生じる符号化エラー
と共に、入力スルーレートが増加するにつれてビ
ツト毎に減少するということである。これは、最
大スルーレートを越えたとき、誤り又はグリツジ
が生じる従来技術に比べて勝れている。

第２図は本考案の一実施例によるフラツシユ形
Ａ／Ｄ変換器の回路図である。図において、複数
の差動増幅器セル１０，２０，３０，４０，５
０，６０，７０，８０，９０，１００，１１０，
１２０，１３０は、入力アナログ信号V_INを受信
するように結合される。さらに、個々の差動増幅
器を包含する各差動増幅器セルは、所定の組の変
換基準電圧を受信するように結合される。本考案
の実施例においては、ｎと共に単調に増加する2^N
−１の変換基準電圧がある。ここで、Ｎは零より
も大きな整数であり、ｎは１ｎ2^N−１となる
ように変換基準電圧の１つを示す整数である。後
で詳述するように、各差動増幅器セルは、印加入
力アナログ信号及び受信した変換基準電圧に応答
して差動出力信号を発生する。本質的に、差動増
幅器セル内の差動増幅器は、基準レベルに対する
変換基準電圧を有するレベル検出器として機能す
る。例えば、オーバーレンジ差動増幅器セル１０
は、もし入力アナログ信号V_INがフルスケール２
５６変換基準電圧以下であるならば、第１図Ａの
波形に相当する低電圧レベルの出力信号（IN）
を発生し、そして入力信号V_INがフルスケール変
換基準電圧よりも大きければ、高電圧レベルの出
力信号が発生する。差動増幅器セル２０は、ハー
フスケール１２８変換基準電圧に結合され、そし
て第１図の波形Ｂに相当する差動出力信号を発生
する。同様に、差動増幅器セル３０，４０，５０
は、それぞれ第１図の波形Ｃ，Ｄ，Ｅに相当する
差動出力信号を発生する。

差動増幅器セル２０，３０，４０，５０，６
０，７０は、それぞれ独立した並列形Ａ／Ｄ符号
器を構成している。これら差動増幅器セルのそれ
ぞれは、２つのサンプリング比較器に接続された
出力を具えている。例えば、差動増幅器セル１０
は、それぞれサンプリング比較器１４０及び１５
０に接続された出力線IN及びINBを具えている。
差動増幅器セル２０の出力は同様にサンプリング
比較器１６０及び１７０に接続されている。これ
らのサンプリング比較器は、その比較器利得素子
からの出力が実質上デイジタルになるような高利
得をもつている。

これらの比較器における比較モードは、正のク
ロツクパルスによつてストローブさされることに
応答して動作し、そして次の正のクロツクパルス
が生じるまでそれらの出力を保持する。前記サン
プリング比較器１４０及び１５０は、クロツク信
号（CLK及びCLKB）の反対縁でストローブさ
れる。このように、サンプリング比較器１４０
は、サンプリング比較器１５０がその入力を比較
しているときにデイジタル出力を保持し、そして
その逆もまた同様である。このサンプリング動作
は、20ナノ秒の周期で50％のデユーテイサイクル
をもつクロツク信号によつて、アナログ信号V_IN
を10ナノ秒サンプリングする。

データラツチ１８０，１９０，２００，２１０
は、それぞれサンプリング比較器１４０，１５
０，１６０，１７０からの出力によつて駆動され
る。各データラツチは対応するサンプリング比較
器に接続され、そしてそれに結合されるサンプリ
ング比較器に対して反対位相のクロツク信号でス
トローブされる。このように、相補データラツチ
の出力は、交互のクロツク縁でのみ変化する。

ビツト２，３，４，５，６に対する各データラ
ツチ及び比較器回路は、前述のオーバーレンジビ
ツト及びビツト１の回路と同一である。第７及び
第８のビツトの回路は、前記の６ビツトの回路と
同様であるが、しかし、実際上は差動増幅器セル
内で実行することのできる変換の制限及び数によ
り、２つの差動増幅器セル８０及び９０は、第７
のデイジタルビツトの出力を発生するために相互
接続される。同様に、差動増幅器セル１００，１
１０，１２０，１３０は、第８のデイジタルビツ
トの出力を発生するために相互接続される。な
お、これら差動増幅器セルの特別のもの及び結合
回路の詳細は後述する。

デイジタル増幅器セル２０，３０，４０の詳細
な回路図は、それぞれ第３，４，５図に示され、
そして第７図にも同様に示されている。各セル内
でレベル検出器として作用する差動増幅器、及び
それらに接続される基準電圧の数を除いて、各セ
ルは物理的にも動作的にも同じである。これは第
７Ａ〜Ｈ図からも明白である。各セルは多数の並
列差動増幅器、すなわち差動結合トランジスタ対
から構成され、そして２つの入力側（すなわち、
アナログ電圧の入力側と基準電圧の入力側）を有
する。差動増幅器におけるアナログ電圧の入力側
で、各トランジスタ対におけるトランジスタのベ
ースは入力アナログ電圧V_INを受信するように結
合される。又、差動増幅器の基準電圧の入力側
で、トランジスタ対における他のトランジスタの
ベースは、多電圧基準源からの変換基準電圧を受
信するように結合される。これら変換基準電圧の
相対値はフルスケールアナログ電圧を表わす２５
６に対して図面中に示されている。差動結合トラ
ンジスタ対の各側のコレクタは、それぞれいつし
よに結合され、あるいは交互に直接結合され、又
は交差結合される。すなわち差動結合トランジス
タにおける各対のコレクタは他の対のコレクタに
接続、交互に直接接続及び交差接続されて、２つ
のコレクタ電流路を形成する。換言すると、もし
各差動結合トランジスタ対が、受信する単調増加
変換基準電圧のそれぞれに対応するように連続番
号がつけられるならば、この配列の各側における
偶数番号トランジスタ対のコレクタは直接いつし
よに結合され、そしてこの配列の各側における奇
数番号トランジスタのコレクタは交差結合され
る。この配列の各側におけるコレクタはさらに相
互に接続されて、各側のコレクタ電流路を形成す
る。次に、これら２つのコレクタ電流路はそれぞ
れトランジスタ対におけるエミツタの１つに接続
され、かつそのベースは共通に接続される。唯一
の例外は差動増幅器セル１０及び２０であり、そ
の各々は唯一の差動結合トランジスタ対を構成し
ている。第３図において、差動結合トランジスタ
対は、高速の交互電流路を形成する。これらの交
互電流路はそれぞれ電流i₁及びi₂を流す。前記電
流i₁及びi₂は、それぞれトランジスタ３２２及び
３２４を通してプルアツプ抵抗器３２６及び３２
８に流れ、そして抵抗器３２６及び３２８の両端
間にそれぞれ発生した電圧は比較器１４０の差動
入力端に印加される。

動作において、奇数の電流は、比較器の入力に
結合された電流出力ノードで加算される。第３図
の回路においては、トランジスタ３１０及び３２
０から成る差動結合トランジスタ対に結合された
電流源３００が、奇数電流を形成する。他のセ
ル、例えば、第４図及び第５図に示されたものに
対しては、偶数の閾値及び差動結合トランジスタ
対がある。これらのセルにおいて、接地結合差動
増幅器“ダミー”差動増幅器は奇数の電流を有す
る状態に合致することが要求される。特に、第４
図及び第５図の回路における電流源３３０及び３
４０は、常にこの配列の一方の側に切り替えられ
ている。

変換基準電圧間の差動電圧は十分大きいので、
各差動増幅器は100％スイツチとして動作するこ
とができる。各差動増幅器セルは次の様に動作す
る。すなわち、並列差動増幅器の一方の側におけ
る入力アナログ信号V_INの振幅が、増幅器の他の
側でそのセルによつて受信された変換基準電圧の
１つに実質上等しいとき、“ダミー”増幅器を含
む差動増幅器は、同一数の電流が差動増幅器の各
側で引き出されるように完全に切り替えられる。
そのとき、各側のこれらの電流は出力差動電流に
加算される。差動増幅器セルには常に奇数の電流
があるので、一方の側で完全に切り替わらない残
りの奇数差動増幅器がある。残りの差動増幅器
は、その電流が各側、例えばトランジスタ３２２
及び３２４を通して等しくなるようにする。これ
は平衝状態を形成し、そして比較器の差動入力に
印加された信号は等しい電圧を有する。しかしな
がら、もし入力電圧V_INが受信した変換基準電圧
よりもわずかに小さいか、又は大きければ、差電
圧が比較器入力端に印加される。たとえ各差動増
幅器が完全切り替えのためにほぼ200mVを必要
としても、その平衝はサンプリング比較器の高利
得によつて任意に解決することができる。選択さ
れた変換基準電圧よりもわずかに小さいか、又は
大きい入力アナログ電圧V_INに対して比較器出力
には極性差が生ずる。この極性は、閾値の奇数又
は偶数に対応する。例として、第６図Ａは、第２
図の差動増幅器セル５０（Ｍ＝４）に相当するセ
ルを示している。単調増加入力アナログ信号の関
数としてサンプリング比較器３５０に印加される
信号（Vout）は、第６図Ｂに示されている。上
述したように、Voutは、受信した変換基準電圧
の１つに実質上等しい入力アナログ電圧に応答し
て、零電圧を通過する。このセルのために生じる
デイジタル出力は、第６図Ｃに示されている。

本考案の実施例による差動増幅器において32以
上の差動トランジスタ対が使用されるとき、隣接
差動トランジスタ対の閾値は相互に非常に接近し
ている。換言すると、多数の素子が一度にスイツ
チングされるほどに、順次素子のスイツチングは
相互に接近して生じる。閾値が入力信号のレベル
に近いために差動トランジスタ対がどちらかのレ
ベルに完全に切り換わつていない半導通状態の場
合には、その出力は両レベルの間の途中の値をと
る。入力信号レベルに近い閾値を持つ複数の差動
トランジスタ対がこのような半導通状態をとる
と、近接する差動トランジスタ対は互いに逆接続
されているのでこれらの出力が互いに打ち消し合
う。この傾向は閾値、つまり当該差動増幅器セル
に与えられる基準電圧の数を増やすにつれて甚だ
しくなる。この現象は差動増幅器セル全体の実効
利得の減少となつて現れる。実効利得が過度に減
少してしまうと、このセルに受信されたデータが
このセルに与えられている一群の基準電圧によつ
て区分された電圧領域のどちらに属するかをセル
の出力から識別することは困難になる。従つて、
この問題は、例えば第７Ｇ図及び第７Ｈ図に示す
ように、セル内の差動増幅器の最大数を、256フ
ルスケールアナログ電圧に対して32に制限するこ
とによつて解決することができた。これは、
80mVの最小閾値間隔を与える。出力ビツト当り
32以上の量子化レベルを割り当てるために、ビツ
ト７及び８（Ｍ＝７及び８）に対する差動増幅器
セルが第２図に示されている。特に、Ｍ＝７の場
合に単調増加変換基準電圧は、２つの差動増幅器
セル８０及び９０に交互に印加される。次にこれ
らセルからの出力は関連した比較器によつて増幅
され、そして比較器の出力は第７の符号化ビツト
を発生するために、例えば排他的NORゲート４
００及び４５０によつて、論理的に組み合わされ
る。Ｍ＝８の場合に単調増加変換基準電圧は、４
つの差動増幅器セル１００，１１０，１２０，１
３０の間にある。Ｍ＝７の場合と同様に、セル１
００，１１０，１２０，１３０に関連した比較器
の各出力は論理的に組み合わされる。例えば、差
動増幅器セル１００及び１３０からの各出力は、
排他的NORゲート５００及び５５０によつて論
理的に組み合わされ、セル１１０及び１２０から
の各出力は排他的NORゲート５３０及び５４０
によつて論理的に組み合わされ、そして排他的
NORゲートの各出力はさらにORゲート５１０及
び５２０によつて論理的に組み合わされて、最終
的にビツト８を発生する。

個々の差動増幅器セルに結合された変換基準電
圧は、第３，４，５，６図、そして特に第７Ａ〜
Ｈ図に示されている。所定の差動増幅器セルにお
ける80mVの最小閾値間隔は、ビツト毎に十分な
利得を保証する。２つの最下位ビツトに対して32
の差動増幅器セルの各組に印加される基準電圧
は、任意のセルの基準電圧の間に80mVの最小間
隔を形成するためにずらされる。最小ビツトにお
ける４組の変換基準電圧の論理組み合せは、
20mVの間隔で128量子化レベルの分解能を形成
する。

第８図は前記サンプリング比較器１４０及び１
５０、それにデータラツチ１８０及び１９０の詳
細な回路図である。第２図における差動増幅器セ
ル１０からの差出力は、入力IN及びINBを経て
サンプリング比較器１４０及び１５０に導入され
る。クロツク信号CLKが高状態（4.2V）にあり、
そしてCLKBが低状態（3.6V）にあるとき、＋5V
基準電源から抵抗器Ｒ１Ａ及びトランジスタＱ２
Ａを通つてIN入力に電流が流れる。又、5V基準
電源から抵抗器Ｒ２Ａ及びトランジスタＱ１Ａを
通つてINB入力にも電流が流れる。これにより
前記比較器１４０は比較モード又はサンプリング
モードになる。そしてIN入力とINB入力との差
電流により、トランジスタＱ２ＡとＱ１Ａの各コ
レクタの間に差電圧が生じる。

抵抗器Ｒ１Ｂ及びＲ２Ｂは比較的小さな抵抗値
を有しているので、Ｑ２Ａ及びＱ１Ａのコレクタ
における電圧はそれぞれトランジスタＱ５及びＱ
６のベースに印加される。トランジスタＱ５及び
Ｑ６はエミツタ・ホロワーとして結合されるの
で、それらのベースに印加された差電圧は個々の
エミツタに現われる。トランジスタＱ９及びＱ１
０のエミツタは、それぞれトランジスタＱ５及び
Ｑ６のエミツタに結合され、そして、ゼナーダイ
オードとして動作する。ほぼ50〜100mVの差電
圧を有するエミツタにおけるほぼ4Vの信号は、
それらのベースすなわち比較器１４０の差出力で
ほぼ−2Vの信号に変換される。

前記サンプリング比較器１４０における比較機
能は、ベースがそれぞれ前記トランジスタＱ５及
びＱ６のエミツタに結合されているトランジスタ
Ｑ１及びＱ２によつて実行される。電流源のトラ
ンジスタＱ１６及びそのエミツタに接続された
3KΩの抵抗器に流れる小さな一定電流は、差動
結合トランジスタ対Ｑ１及びＱ２のエミツタにほ
ぼ150μAの電流を供給する。IN入力及びINB入
力に流れる電流の差から生じるトランジスタＱ５
及びＱ６のエミツタ間の電圧差は、トランジスタ
Ｑ１及びＱ２のベース間の電圧差として現われ
る。トランジスタＱ１及びＱ２のコレクタは、そ
れぞれトランジスタＱ６及びＱ５のベースに接続
されて、正帰還ループを形成する。特に、INB
入力の電流が減少すれば、抵抗器Ｒ２Ａの電圧降
下は減少して、トランジスタＱ６のベース及びエ
ミツタの電圧、それにトランジスタＱ２のベース
の電圧を増加させる。トランジスタＱ２における
ベース電圧の増加は、抵抗器Ｒ１Ａ及びＲ２Ａに
追加の電流を流し、そしてトランジスタＱ５のベ
ース及びエミツタの電圧、それにトランジスタＱ
１のベースの電圧をそれぞれ減少させる。１より
小さなループ利得を保つように電流源の値が選択
される。このようにして差動結合トランジスタＱ
１及びＱ２は、高利得増幅器として動作し、かつ
サンプリング比較器１４０は、CLKの高信号及
びCLKBの低信号に応答してサンプリング及び比
較モードの動作をする。

前記比較器１４０は、またクロツクCLKの低
信号及びCLKBの高信号に応答してラツチモード
の動作をする。特に、CLKの低信号は、トラン
ジスタＱ２Ａ及びＱ１ＡがそれぞれのIN入力及
びINB入力に流れる電流を停止させる。さらに、
前記CLKBの高信号（−0.8V）に対応する
CLKB′の高信号は、トランジスタＱ１３のベー
スに供給される。そしてトランジスタＱ１３は、
トランジスタＱ１及びＱ２のエミツタに比較的大
きな電流を供給する。この比較的大きな電流によ
つて、ループ利得は１より大きくなり、トランジ
スタＱ１及びＱ２におけるベース電圧間の相対的
な不平衡に依存する２つの状態のうちの一方にロ
ツクされる。

比較器１５０は、相補状態で動作する。特に、
比較器１５０は高レベルのクロツク信号CLKBに
応答してサンプル及び比較モードの動作を行い、
そして高（−0.8）状態に達するレベルを除いて
CLK信号に対応するクロツクCLK′信号に応答し
てラツチ及びホールドモードの動作を行う。

データラツチ１８０の入力は、前記サンプリン
グ比較器１４０のレベルシフタ・トランジスタＱ
９及びＱ１０に結合されている。トランジスタＱ
２０及びＱ２１から成る差動増幅器に供給される
前記の入力信号は、トランジスタＱ２０のコレク
タで単一レベルの出力に復元される。この復元信
号は、周知のEFL RSラツチに印加される。この
ラツチは、「IEEE ジヤーナル・オブ・ソリツ
ド・ステート・サーキユツト」1973年10月、
Vo1.SC−８，No.５でスコーカン氏による論文
「エミツタ・フアンクシヨン・ロジツク・ロジツ
ク・フアミリ・フオアLSI」に記載されている。

本考案の実施例では、256個の差動増幅器配列
として構成されている。そして各差動増幅器にお
ける各コレクタは、第２図に示すように26個のサ
ンプラー比較器回路内で結合されている。各サン
プラー比較器回路は、６個の排他的NORゲート
及び18個の出力バツフアを駆動する。さらに、付
加回路が上記回路のためのクロツク及びバイアス
電圧を供給する。第９図は、差動増幅器セルで使
用される基本的な差動増幅器を示している。この
基本的な差動増幅器は、能動電流源を有する差動
対から構成されている。

本考案の上記実施例に用いられる付加回路の詳
細な回路図は第１０〜１６図に示されている。こ
れらの回路は、第１２図のバイアス供給回路を除
いて標準EFLライブラリー回路である。このバ
イアス供給回路は、それが低電圧を供給するのを
除いて、第１１図に示したVCS供給回路と同じ
である。前記の低電圧は、Ａ／Ｄアレイの電流源
を駆動するために必要である。Ａ／Ｄ差動増幅器
セルは、わずか200μAの電流で動作するので低電
圧を必要とする。前述のように必要な電流が小さ
いので、したがつて抵抗は小さく、そして増幅器
セルを配列した集積回路の寸法も小さくできる。

【図面の簡単な説明】

第１図Ａ〜Ｅはアナログ入力電圧の関数として
グレイコードのビツト値に関連したデイジタル波
形図、第２図は本考案の一実施例によるダイレク
ト・フラツシユ形変換器の構成を示すブロツク
図、第３図は第２図に示した差動増幅器セル２０
の詳細回路図、第４図は同じく差動増幅器セル３
０の詳細回路図、第５図は差動増幅器セル４０の
詳細回路図、第６図Ａは差動増幅器セル５０の詳
細回路図で、Ｂはその出力アナログ電圧（Vout）
の波形図、Ｃは前記アナログ電圧（Vout）に関
連したデイジタル出力図である。第７Ａ図〜第７
Ｈ図は第２図に示した差動増幅器セルにおいて各
セルの左側に変換基準電圧を示したブロツク図、
第８図は第２図に示したサンプリング比較器１４
０，１５０及びデータラツチ１８０，１９０の詳
細回路図、第９図は差動増幅器セルに使用されて
いる差動増幅器の基本回路図、第１０図は
EFL／ECL回路の詳細回路図、第１１図はVCS
発生器の回路図、第１２図はVCS′発生器の回路
図、第１３図はVb₂バツフア回路の回路図、第１
４図は排他的NOR回路の回路図、第１５図はク
ロツク信号発生器、第１６図はVb₂発生器の回路
図である。３００，３３０：電流源。

Claims

【実用新案登録請求の範囲】複数の相異なる基準電圧を与える基準電源と、各差動出力端子が第１ライン、第２ラインに交
互に直接接続、交差接続されアナログ入力信号と
前記基準電圧の１つとの大小比較結果を示す信号
を前記第１ライン、第２ラインに導出するための
１つ以上のレベル検出器を有し、前記第１ライン
と第２ライン上の出力の大小関係を示す比較出力
を与える複数の比較手段とを設けることによりアナログ信号をデイジタルコ
ードに変換するＡ／Ｄ変換器において、前記デイジタルコードのＮビツト出力の少なく
とも最下位のビツトに対しては、複数の前記比較手段と、前記複数の比較手段の比較出力を論理演算する
ことのよりデイジタルコードの対応するビツト出
力を得る論理回路を設け、前記複数の基準電圧のうちのデイジタルコード
の前記ビツトの値の決定に必要とされる一群の基
準電圧を前記複数の比較手段に振分け、前記一群の基準電圧を電圧値の順に並べた場合
に隣接する基準電圧は互いに異なる前記比較手段
に与えられるようにしたことを特徴とするＡ／Ｄ変換器。