JPS633537B2 - - Google Patents
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- JPS633537B2 JPS633537B2 JP54123261A JP12326179A JPS633537B2 JP S633537 B2 JPS633537 B2 JP S633537B2 JP 54123261 A JP54123261 A JP 54123261A JP 12326179 A JP12326179 A JP 12326179A JP S633537 B2 JPS633537 B2 JP S633537B2
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- Japan
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- voltage
- power supply
- transistor
- main control
- control circuit
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Description
【発明の詳細な説明】
本発明は、複数の単位直流電源を並列運転し得
る電源装置に関し、特に並列運転状態における過
渡時の出力電圧を安定させることを主目的として
いる。
る電源装置に関し、特に並列運転状態における過
渡時の出力電圧を安定させることを主目的として
いる。
先ず第１図により同一構成の単位電源Ａ，Ｂの
出力を並列接続してなる従来の直流電源装置の構
成を説明すると、各単位電源Ａ，Ｂ共に入力端子
１，１′に接続された半導体スイツチング素子及
びフイルタ回路などからなる主制御回路２、ダイ
オードの様な逆流阻止用一方向性素子３、該素子
よりも出力側に設けられた抵抗４と抵抗５とから
なる負荷電圧検出回路、基準電源６の電圧Vsと
抵抗５間の電圧を比較し、その差電圧を増幅して
主制御回路２を制御する比較増幅回路７を備えて
いる。尚、８，８′は出力端子である。
出力を並列接続してなる従来の直流電源装置の構
成を説明すると、各単位電源Ａ，Ｂ共に入力端子
１，１′に接続された半導体スイツチング素子及
びフイルタ回路などからなる主制御回路２、ダイ
オードの様な逆流阻止用一方向性素子３、該素子
よりも出力側に設けられた抵抗４と抵抗５とから
なる負荷電圧検出回路、基準電源６の電圧Vsと
抵抗５間の電圧を比較し、その差電圧を増幅して
主制御回路２を制御する比較増幅回路７を備えて
いる。尚、８，８′は出力端子である。
次に斯かる回路の動作を簡単に説明すると、抵
抗４と５とで負荷端子８，８′間の直流出力電圧
を検出し、比較増幅回路７が基準電源６の基準電
圧Vsと負荷電圧検出用抵抗５の電圧V5とを比較
し、その差電圧を増幅して制御信号を主制御回路
２に与える。そして主制御回路２は前記制御信号
によつて負荷電圧を一定に維持する様に動作す
る。しかしこの様な電源装置にあつては、負荷に
流れる電流が各々の単位電源の設定電圧により分
担されるために、例えば負荷電流が単一電源の一
方のみで供給できる場合には設定電圧の高い単位
電源により負荷電流が供給される。このとき他方
の単位電源は、負荷端子電圧、つまり検出電圧が
自己の基準電圧よりも高いのでその出力電圧が大
幅に低下し易い。従つて負荷に電流を供給してい
る単位電源が故障してその出力が消失すると、負
荷電圧は前記他方の単位電源の出力電圧が設定値
に復起するまでの期間大きく変動する。また図示
しない低出力電圧保護回路を主制御回路の出力側
に設けた場合には、電源装置が正常な状態にあつ
ても保護動作が働いてしまうという欠点がある。
抗４と５とで負荷端子８，８′間の直流出力電圧
を検出し、比較増幅回路７が基準電源６の基準電
圧Vsと負荷電圧検出用抵抗５の電圧V5とを比較
し、その差電圧を増幅して制御信号を主制御回路
２に与える。そして主制御回路２は前記制御信号
によつて負荷電圧を一定に維持する様に動作す
る。しかしこの様な電源装置にあつては、負荷に
流れる電流が各々の単位電源の設定電圧により分
担されるために、例えば負荷電流が単一電源の一
方のみで供給できる場合には設定電圧の高い単位
電源により負荷電流が供給される。このとき他方
の単位電源は、負荷端子電圧、つまり検出電圧が
自己の基準電圧よりも高いのでその出力電圧が大
幅に低下し易い。従つて負荷に電流を供給してい
る単位電源が故障してその出力が消失すると、負
荷電圧は前記他方の単位電源の出力電圧が設定値
に復起するまでの期間大きく変動する。また図示
しない低出力電圧保護回路を主制御回路の出力側
に設けた場合には、電源装置が正常な状態にあつ
ても保護動作が働いてしまうという欠点がある。
この様な欠点を除去するために、例えば特公昭
54―19986号公報においては鎖線で示す様に逆流
阻止用一方向性素子３と並列にダイオードＤと抵
抗Ｒを接続する構成が開示されている。この回路
にあつて例えば単位電源Ｂの出力電圧が単位電源
Ａの出力電圧より若干高めで単位電源Ａの設定電
圧よりも負荷電圧V0が高い場合、単位電源Ａの
比較増幅器７は出力を低下させる信号を出力する
ので単位電源Ａの出力点Ｘの電圧は低下し、これ
によりダイオードＤが順バイアスされて導通す
る。従つて、単位電源Ｂの出力側から抵抗Ｒ及び
ダイオードＤを通つて流れる電流が増加し、抵抗
Ｒの電圧降下も増大するので、検出抵抗５の検出
電圧V5が降下し、比較増幅器７の出力には単位
電源Ａの出力を上昇させる様な信号が現出する。
しかしこの様に電流が抵抗ＲとダイオードＤを流
れることにより、単位電源Ａの出力点Ｘの電圧
VxはダイオードＤの順方向ドロツプと抵抗Ｒの
電圧降下との和だけ負荷電圧V0より低くなる。
従つて抵抗Ｒの値は小さい程、出力点Ｘの電圧の
低下は小さいが、例えば単位電源の出力が短絡し
た場合に抵抗ＲはダイオードＤを介して負荷に並
列に、また抵抗Ｒは単位電源の出力が破損した場
合にも抵抗４、抵抗５を介して負荷に並列に接続
されることになり、この様な場合にも負荷電圧
V0を正常に保持することがダイオードＤと抵抗
Ｒを設けた目的であるので、抵抗Ｒは斯かる場合
における負荷電流の増大及び抵抗Ｒの損失などを
考慮して決める必要がある。通常の設計では、抵
抗Ｒの電圧降下は負荷電圧に対し10％乃至20％程
度必要であるので、出力点Ｘの電圧降下を小さく
抑えることは困難であつた。
54―19986号公報においては鎖線で示す様に逆流
阻止用一方向性素子３と並列にダイオードＤと抵
抗Ｒを接続する構成が開示されている。この回路
にあつて例えば単位電源Ｂの出力電圧が単位電源
Ａの出力電圧より若干高めで単位電源Ａの設定電
圧よりも負荷電圧V0が高い場合、単位電源Ａの
比較増幅器７は出力を低下させる信号を出力する
ので単位電源Ａの出力点Ｘの電圧は低下し、これ
によりダイオードＤが順バイアスされて導通す
る。従つて、単位電源Ｂの出力側から抵抗Ｒ及び
ダイオードＤを通つて流れる電流が増加し、抵抗
Ｒの電圧降下も増大するので、検出抵抗５の検出
電圧V5が降下し、比較増幅器７の出力には単位
電源Ａの出力を上昇させる様な信号が現出する。
しかしこの様に電流が抵抗ＲとダイオードＤを流
れることにより、単位電源Ａの出力点Ｘの電圧
VxはダイオードＤの順方向ドロツプと抵抗Ｒの
電圧降下との和だけ負荷電圧V0より低くなる。
従つて抵抗Ｒの値は小さい程、出力点Ｘの電圧の
低下は小さいが、例えば単位電源の出力が短絡し
た場合に抵抗ＲはダイオードＤを介して負荷に並
列に、また抵抗Ｒは単位電源の出力が破損した場
合にも抵抗４、抵抗５を介して負荷に並列に接続
されることになり、この様な場合にも負荷電圧
V0を正常に保持することがダイオードＤと抵抗
Ｒを設けた目的であるので、抵抗Ｒは斯かる場合
における負荷電流の増大及び抵抗Ｒの損失などを
考慮して決める必要がある。通常の設計では、抵
抗Ｒの電圧降下は負荷電圧に対し10％乃至20％程
度必要であるので、出力点Ｘの電圧降下を小さく
抑えることは困難であつた。
本発明は前記従来装置のいずれの欠点をも除去
するものであり、前記従来の様な構成の直流電源
装置の出力電圧検出回路に直列にトランジスタを
設けると共にそのベース端子を逆流阻止用一方向
性素子の主制御回路側に接続することにより、各
主制御回路の出力電圧Vxが出力電力V0よりも逆
流阻止用一方向性素子の電圧降下だけほぼ高い場
合には前記トランジスタを飽和領域で動作させ、
出力電圧Vxが若干降下すると前記トランジスタ
を能動動作領域に移行させて自動的に負荷検出電
圧を降下させることを特徴とするものである。
するものであり、前記従来の様な構成の直流電源
装置の出力電圧検出回路に直列にトランジスタを
設けると共にそのベース端子を逆流阻止用一方向
性素子の主制御回路側に接続することにより、各
主制御回路の出力電圧Vxが出力電力V0よりも逆
流阻止用一方向性素子の電圧降下だけほぼ高い場
合には前記トランジスタを飽和領域で動作させ、
出力電圧Vxが若干降下すると前記トランジスタ
を能動動作領域に移行させて自動的に負荷検出電
圧を降下させることを特徴とするものである。
先ず第２図により本発明の一実施例を説明す
る。この回路は従来の並列冗長電源装置の各単位
電源Ａ，Ｂにおいて、抵抗４と５からなる負荷電
圧検出回路に直列にトランジスタ９を接続すると
共にそのベース端子を抵抗１０を介して逆流阻止
用一方向性素子３の主制御回路２側の点Ｘに接続
したものである。
る。この回路は従来の並列冗長電源装置の各単位
電源Ａ，Ｂにおいて、抵抗４と５からなる負荷電
圧検出回路に直列にトランジスタ９を接続すると
共にそのベース端子を抵抗１０を介して逆流阻止
用一方向性素子３の主制御回路２側の点Ｘに接続
したものである。
次に斯かる回路の動作を説明すると、逆流阻止
用一方向性素子３が順バイアス状態にある場合、
トランジスタ９のベースには点Ｘから抵抗１０を
介して十分な電流が供給されるので、トランジス
タ９は飽和導通に保持される。この状態では負荷
端子８，８′間の負荷電圧V0は低インピーダンス
にあるトランジスタ（例えばコレクタ・エミツタ
間電圧降下VCEは0.2V）９と抵抗４を介して抵抗
５により検出され、通常の定電圧機能が働く。
用一方向性素子３が順バイアス状態にある場合、
トランジスタ９のベースには点Ｘから抵抗１０を
介して十分な電流が供給されるので、トランジス
タ９は飽和導通に保持される。この状態では負荷
端子８，８′間の負荷電圧V0は低インピーダンス
にあるトランジスタ（例えばコレクタ・エミツタ
間電圧降下VCEは0.2V）９と抵抗４を介して抵抗
５により検出され、通常の定電圧機能が働く。
しかし一方の主制御回路２の出力電圧が或る値
以上低くなることにより逆流阻止用一方向性素子
３が順バイアス状態における電圧が低下すると、
トランジスタ９は飽和導通状態から能動状態に移
行し、抵抗４と５には主制御回路２の出力点Ｘよ
り抵抗１０を介してトランジスタ９のベースに供
給される電流とトランジスタ９の直流増幅度によ
り決定される電流が流れ、抵抗５の電圧降下V5
が基準電源６の基準電圧Vsと等しくなる様に主
制御回路２の出力電圧を上昇させる。つまりトラ
ンジスタ９が飽和導通状態から能動状態に移行す
ると、ベースに供給される電流量に従つてトラン
ジスタ９のインピーダンスが増加するのでトラン
ジスタ９、抵抗４と５を介して流れる電流も減少
する。従つて負荷電圧V0は降下しないにも拘ら
ず検出抵抗５の電圧降下V5は減少し、比較増幅
器７は主制御回路２の出力電圧を上昇させる様な
信号を出力する。
以上低くなることにより逆流阻止用一方向性素子
３が順バイアス状態における電圧が低下すると、
トランジスタ９は飽和導通状態から能動状態に移
行し、抵抗４と５には主制御回路２の出力点Ｘよ
り抵抗１０を介してトランジスタ９のベースに供
給される電流とトランジスタ９の直流増幅度によ
り決定される電流が流れ、抵抗５の電圧降下V5
が基準電源６の基準電圧Vsと等しくなる様に主
制御回路２の出力電圧を上昇させる。つまりトラ
ンジスタ９が飽和導通状態から能動状態に移行す
ると、ベースに供給される電流量に従つてトラン
ジスタ９のインピーダンスが増加するのでトラン
ジスタ９、抵抗４と５を介して流れる電流も減少
する。従つて負荷電圧V0は降下しないにも拘ら
ず検出抵抗５の電圧降下V5は減少し、比較増幅
器７は主制御回路２の出力電圧を上昇させる様な
信号を出力する。
ここで具体例を述べると、例えば逆流阻止用一
方向性素子３の順方向ドロツプを約1V、トラン
ジスタ９のVCEを0.2V、そのベース・エミツタ間
電圧VBEを0.5V、増幅率hbeを1000、検出抵抗５
を流れる電流i5を1mA、正常時における点Ｘの電
圧を11V、負荷電圧V0を10Vとした場合、抵抗１
０を流れる電流i10は、i10≧１／1000mAであれば
良く、その電圧V10は、V10＝Vx−｛（V0−VCE）＋
VBE｝＝0.7Vになる。ここで抵抗１０の抵抗値を
R10とすると、R10はR10≦0.7V／1mA／1000＝700kΩ の条件を満足すれば良いので350KΩに設定する。
方向性素子３の順方向ドロツプを約1V、トラン
ジスタ９のVCEを0.2V、そのベース・エミツタ間
電圧VBEを0.5V、増幅率hbeを1000、検出抵抗５
を流れる電流i5を1mA、正常時における点Ｘの電
圧を11V、負荷電圧V0を10Vとした場合、抵抗１
０を流れる電流i10は、i10≧１／1000mAであれば
良く、その電圧V10は、V10＝Vx−｛（V0−VCE）＋
VBE｝＝0.7Vになる。ここで抵抗１０の抵抗値を
R10とすると、R10はR10≦0.7V／1mA／1000＝700kΩ の条件を満足すれば良いので350KΩに設定する。
主制御回路２の出力電圧が降下してトランジス
タ９が能動領域に移行すると、定電圧動作によつ
て主制御回路２の出力電圧Vxは、Vx＝（V4＋V5）
＋VBE＋R10×１／1000＝9.8＋0.5＋0.35＝10.65V
になり、ほぼ10.65Vで安定に動作する。従つて
この具体例では逆流阻止用一方向性素子３が非導
通状態に到つたときでも、主制御回路２はその定
格出力電圧の11Vよりも0.35V程度低い10.65Vで
待機しており従来に較べて出力電圧の変動は明ら
かに小さい。
タ９が能動領域に移行すると、定電圧動作によつ
て主制御回路２の出力電圧Vxは、Vx＝（V4＋V5）
＋VBE＋R10×１／1000＝9.8＋0.5＋0.35＝10.65V
になり、ほぼ10.65Vで安定に動作する。従つて
この具体例では逆流阻止用一方向性素子３が非導
通状態に到つたときでも、主制御回路２はその定
格出力電圧の11Vよりも0.35V程度低い10.65Vで
待機しており従来に較べて出力電圧の変動は明ら
かに小さい。
次に第３図は本発明の他の一実施例を示す図で
あり、前記実施例においてトランジスタ９のコレ
クタと直列に抵抗１１を接続したものである。
あり、前記実施例においてトランジスタ９のコレ
クタと直列に抵抗１１を接続したものである。
この実施例の回路は、前記実施例において逆流
阻止用一方向性素子３の順方向ドロツプがトラン
ジスタ９のベース・エミツタ間電圧VBEより小さ
いとトランジスタ９が飽和導通にならないので、
抵抗４と５を流れる電流が主制御回路２の出力電
圧の変動によつて変動し、これに伴い負荷電圧
V0も変動してしまうという欠点を除去し得るも
のである。この回路によれば抵抗１１を流れる電
流による電圧降下が、逆流阻止用一方向性素子３
の順バイアス時にトランジスタ９を必らず飽和導
通させる作用を行う。次に第４図に示す本発明の
他の一実施例は、逆流阻止用一方向性素子を負側
ラインに接続したものである。
阻止用一方向性素子３の順方向ドロツプがトラン
ジスタ９のベース・エミツタ間電圧VBEより小さ
いとトランジスタ９が飽和導通にならないので、
抵抗４と５を流れる電流が主制御回路２の出力電
圧の変動によつて変動し、これに伴い負荷電圧
V0も変動してしまうという欠点を除去し得るも
のである。この回路によれば抵抗１１を流れる電
流による電圧降下が、逆流阻止用一方向性素子３
の順バイアス時にトランジスタ９を必らず飽和導
通させる作用を行う。次に第４図に示す本発明の
他の一実施例は、逆流阻止用一方向性素子を負側
ラインに接続したものである。
また前記いずれの実施例においてもトランジス
タとしてバイポーラ型のものを用いたが電界効果
トランジスタ（FET）を用いても良く、この場
合にはトランジスタの飽和導通時に低抵抗として
作用し、又MOSFETを用いた場合にはそのゲー
ト・カソード間電圧は無限大に近いので、ゲート
から検出抵抗へ電流が流入せず、従つてトランジ
スタが飽和導通しているときの検出精度が高い。
タとしてバイポーラ型のものを用いたが電界効果
トランジスタ（FET）を用いても良く、この場
合にはトランジスタの飽和導通時に低抵抗として
作用し、又MOSFETを用いた場合にはそのゲー
ト・カソード間電圧は無限大に近いので、ゲート
から検出抵抗へ電流が流入せず、従つてトランジ
スタが飽和導通しているときの検出精度が高い。
尚、前記実施例では単位電源を２台として説明
したが、３台以上でも勿論同様に動作する。
したが、３台以上でも勿論同様に動作する。
以上述べた様に、本発明は並列冗長運転が可能
な直流電源装置において、その各単位電源の負荷
電圧検出回路に直列にトランジスタを挿入すると
共にそのベース端子を抵抗を介して前記逆流阻止
用一方向性素子の主制御回路側に接続したことに
より、並列運転中、各単位電源の出力電圧が設定
によつて若干変動しても待機状態にある単位電源
の出力電圧は最低出力電圧迄低下せずに第１の設
定よりも若干低い第２の設定電圧で待機している
ので、負荷電流供給側の単位電源の故障などによ
り待機状態の単位電源に切換わつたときにも出力
電圧が異常に低下するのを防止でき、また各単位
電源に出力電圧の低下を検出する低電圧検出回路
を設けた場合においても正常動作の場合には主制
御回路の出力は第２の設定電圧以下にならないの
で決して異常検出を行うことがなく、安定に動作
をさせることが可能である。更にまた本発明では
第２の設定電圧を任意に選定できる。
な直流電源装置において、その各単位電源の負荷
電圧検出回路に直列にトランジスタを挿入すると
共にそのベース端子を抵抗を介して前記逆流阻止
用一方向性素子の主制御回路側に接続したことに
より、並列運転中、各単位電源の出力電圧が設定
によつて若干変動しても待機状態にある単位電源
の出力電圧は最低出力電圧迄低下せずに第１の設
定よりも若干低い第２の設定電圧で待機している
ので、負荷電流供給側の単位電源の故障などによ
り待機状態の単位電源に切換わつたときにも出力
電圧が異常に低下するのを防止でき、また各単位
電源に出力電圧の低下を検出する低電圧検出回路
を設けた場合においても正常動作の場合には主制
御回路の出力は第２の設定電圧以下にならないの
で決して異常検出を行うことがなく、安定に動作
をさせることが可能である。更にまた本発明では
第２の設定電圧を任意に選定できる。
第１図は従来の並列運転機能を有する電源装
置、第２図は本発明の並列運転機能を具えた直流
電源装置、第３図及び第４図は夫々本発明の他の
一実施例を示す図である。 Ａ，Ｂ……単位電源、１，１′……入力端子、
２……主制御回路、３……逆流阻止一方向性素
子、４，５……抵抗器、６……基準電源、７……
比較増幅器、８，８′……出力端子、９……トラ
ンジスタ、１０……抵抗器。
置、第２図は本発明の並列運転機能を具えた直流
電源装置、第３図及び第４図は夫々本発明の他の
一実施例を示す図である。 Ａ，Ｂ……単位電源、１，１′……入力端子、
２……主制御回路、３……逆流阻止一方向性素
子、４，５……抵抗器、６……基準電源、７……
比較増幅器、８，８′……出力端子、９……トラ
ンジスタ、１０……抵抗器。
Claims (1)
- 【特許請求の範囲】 １ 負荷への給電々力を制御する主制御回路と、
該主制御回路の出力側に設けられた逆流阻止用一
方向性素子と、負荷電圧を検出する負荷電圧検出
回路と、該検出回路の検出電圧と基準電圧とを比
較しその差電圧を増幅して前記主制御回路に与え
る比較増幅回路とを備えた単位直流電源を複数台
並列接続してなる直流電源において、前記各単位
直流電源の検出回路に直列にトランジスタを接続
すると共に該トランジスタのベース端子を前記逆
流阻止用一方向性素子の前記主制御回路側に接続
し、前記トランジスタのインピーダンスが該トラ
ンジスタに対応する前記単位電源の出力電圧のレ
ベルに応じて変わることにより、前記負荷電圧検
出回路に流れる電流が調整されることを特徴とす
る直流電源装置。 ２ 特許請求の範囲１の記載において、前記トラ
ンジスタのコレクタに直列に抵抗を接続して前記
検出回路を構成したことを特徴とする直流電源装
置。 ３ 特許請求の範囲１の記載において、前記トラ
ンジスタとして電界効果トランジスタを用いたこ
とを特徴とする直流電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326179A JPS5649623A (en) | 1979-09-27 | 1979-09-27 | Dc power supply unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12326179A JPS5649623A (en) | 1979-09-27 | 1979-09-27 | Dc power supply unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5649623A JPS5649623A (en) | 1981-05-06 |
| JPS633537B2 true JPS633537B2 (ja) | 1988-01-25 |
Family
ID=14856178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12326179A Granted JPS5649623A (en) | 1979-09-27 | 1979-09-27 | Dc power supply unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5649623A (ja) |
-
1979
- 1979-09-27 JP JP12326179A patent/JPS5649623A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5649623A (en) | 1981-05-06 |
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