JPS6336018B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリ増設単位の基本メモリ容量を有
するメモリ・カードの両端にカード相互接続用の
コネクタ等の接続手段を設け、メモリ容量の増設
時は既存の設置メモリ・カードに前記メモリ・カ
ードを付加接続するようにしたメモリ容量増設方
式に関する。

メモリ容量増設方式として従来の方式は第１図
乃至第６図に示される。図においてメモリ・カー
ド１にはICメモリ等のメモリ素子群２と、ICで
構成されるアドレス・クロツク・バツフア回路３
と、入出力データバツフア回路４とメモリとのデ
ータ等の授受に用いるコネクタ５が配置されてい
る。尚、破線で囲んだ部分は増設を考慮せずにメ
モリ・カードを形成した場合の標準的大きさを示
していて、第１図のメモリ・カードの大きさは増
設単位を小さく出来るようにするため、その半分
の実装面積をして１枚の大きさとしていることを
示す。また、第２図は制御クロツク信号６、アド
レスデータ７がアドレス・クロツク・バツフア回
路３に与えられ、該回路からメモリ素子群２の所
定端子に向けて配線がなされ、一方、入力データ
８、出力データ９の各々データが入出力データ・
バツフア回路４に与えられ、該回路からメモリ素
子２のデータに関する所定端子に向けて配線さ
れ、データの入出力動作（リード、ライト動作）
がなされる。

第３図は前記メモリ・カードを上下２段に分け
て６枚、メモリ・コントロール回路１０のカード
１枚をマザーボード１１の四つのスロツトに装着
された配置関係を示すものである。

第４図は第３図のメモリ・カード等の配置にお
いて、各々回路ブロツク間の相互接続を示すもの
で、メモリ・コントロール回路１０からアドレ
ス・バス１２を経由して上段のメモリ・カード１
と下段のメモリ・カード１に対し、途中で分岐配
線する様子、並びに、入出力データ・バス１３を
経由して前記同様上、下段のメモリ・カードに対
し途中で分岐配線される様子を各々示している。

このような従来方式ではマザーボード１１の配
線面（図示せず）の接続数は多くなり、これが
為、複雑となり、また、配線長も長く、ノイズマ
ージンの小さいメモリシステムとなる。この他
に、メモリ・コントロール・カードに接続できる
メモリ・カードの枚数に制限があつて、大容量の
メモリ装置の実現が困難である。もし、大容量の
メモリ装置を実現しようとすれば、メモリ増設単
位のメモリ容量を大とすれば良いのであるが、そ
の場合、最小基本容量単位の増設という目的から
外れることになる。更に、各メモリ・カードごと
に入出力データ・バツフア回路を要するため、非
常に不経済である。

また別の従来方式が以下に示される。第５図は
メモリ・カード１枚当りのメモリ容量を出来得る
限り大とした場合の配置例を示すものである。す
なわち、メモリ・カード１内にはメモリ素子群２
の四ブロツクを配列し、これに一対一の対応でア
ドレス・クロツク・ドライバ回路３ａをそれぞれ
配列し、該アドレス・クロツク・ドライバ回路３
ａの前段にアドレス・クロツク・バツフア回路３
を配置し、前記メモリ素子群２の近傍に一つの入
出力データ・バツフア回路４を配置し、該バツフ
ア回路と図示しないメモリ・コントロール回路と
の接続用のコネクタ５がメモリ・カード１の端部
に配置されている。尚、第５図の配置における回
路ブロツク間の相互接続は第６図に示され、特
に、第２図との相違点を云うならば、メモリ素子
群２のブロツクが四つ存在するから、メモリ・コ
ントロール回路からの負荷を考慮して、アドレ
ス・クロツク・バツフア回路３から複数のアドレ
ス・クロツク・ドライバ回路３ａに各々配線され
ている点である。そして、他に差異はない。この
場合、第３図の構成のものと比較すれば入出力デ
ータ・バツフア・回路４に要する素子数は最少限
とすることが出来るので大容量のメモリ装置を構
成するのに有利な方式と云える。しかし、このよ
うな従来方式ではメモリ・カードにメモリ素子を
満杯に実装する場合メモリ増設単位が大となり、
一方、半分の実装で且つ、メモリ素子そのものを
増設する場合は、材料費は最少となるが、増設作
業が元の製造工程で済ませていなければならな
い。しかも、既稼動後のメモリ・カードは、塵埃
などに汚染されており、増設作業そのものを困難
にする。半分実装のメモリ・カードには一切加工
を施さず、別のロケーシヨンに新しくメモリ・カ
ードを実装する場合ユーザ側で容易に増設できる
利点はあるが、各ロケーシヨンにあるメモリ・カ
ードの容量は必ずしも同一とはならないので、ア
ドレスオーバーの情報も管理しにくいし、更に、
半分実装のメモリ・カードのみでメモリ装置が構
成された場合スロツト数（マザーボード上のカー
ド装着数）に比較してメモリ容量は小さいという
欠点が存在していた。

本発明は上述のような従来方式の問題点に鑑み
これを改善するためになされたもので、アドレ
ス・クロツク・バツフア回路、入出力データ用バ
ツフア回路と、メモリ素子とから成るメモリ・カ
ードとこれにデータ及び制御信号を与えるメモ
リ・コントロール回路とから構成されたメモリ装
置において、基本単位容量のメモリ素子群とアド
レス・クロツク・バツフア回路と入出力データバ
ツフア回路とから成る第１のメモリ・カードと、
基本単位容量のメモリ素子とアドレス・クロツ
ク・ドライバ回路とから成る第２のメモリ・カー
ドと、前記第１、第２のメモリ・カードのそれぞ
れにデータ及び制御信号の授受を行うコネクタを
対にして設け、第１のメモリ・カードの一方のコ
ネクタをメモリ・コントロール回路側に接続し、
他方のコネクタに第２のメモリ・カードの一方の
コネクタを接続して、順次第２のメモリ・カード
の一方のコネクタを先の第２のメモリ・カードの
他方のコネクタに接続して全メモリ容量を増加す
るようにしたことを特徴とするメモリ容量増設方
式を提供するものである。すなわち、本発明の目
的はメモリの増設容量が小単位から可能で、経済
的コストで最大メモリ容量まで設定出来るメモリ
容量増設方式を提供することにある。また他の目
的は、増設に当つては増設前のメモリ装置にメモ
リ・カードを付加する簡単な作業で済んでメモリ
装置の機能に関する信頼性を損なうことがないメ
モリ容量増設方式を提供することにある。この
他、高速アクセスのメモリ・システムにも適用可
能で、特にメモリ・システム内の対ノイズ性能の
向上についての改善がなされたメモリ容量増設方
式を提供することにある。更に、メモリ、システ
ムとして高密度実装され小型化を図ると同時に、
メモリ増設時のソフトウエアの変更に関する負担
を極力少なくしたメモリ容量増設方式を提供する
ことにある。

以下、本発明の一実施例を示す図面に従つて詳
細に説明する。

第７図及至第１０図はメモリ・カードの２種類
の実装配置およびメモリ・カード内の配線につい
て説明するものである。第７図のメモリ・カード
１ａは第１のメモリ・カードと称し、入出力端に
はそれぞれ他との接続用のコネクタ５が配置され
る。該カード内には一つのメモリ素子群２とこれ
に対応した一つのアドレス・クロツク・バツフア
回路３、および一つのアドレス・クロツク・ドラ
イバ回路３ａと一つの入出力データバツフア回路
４とが配置されている。第７図の構成における回
路間の接続関係は第８図に示され、前記第１図乃
至第６図と同一符号で示されたものと同一物であ
るが、制御クロツク信号６とアドレスデータ７と
入力データ８および出力データ９のための配線経
路はメモリ・コントロール回路１０側のコネクタ
５に接続され、アドレス・クロツク・バツフア回
路３および入出力データバツフア回路４を経由し
て他方のコネクタ５へ接続されている。

第９図のメモリ・カード１ｂは第２のメモリ・
カードと称し、入出力端にはそれぞれ他との接続
用のコネクタ５が配置される。該カード内には一
つのメモリ素子群２とこれに対応した一つのアド
レス・クロツク・ドライバ回路３ａとが配置され
ている。第９図の構成における回路間の接続関係
は第１０図に示され、制御クロツク信号６とアド
レスデータ７と入力データ８および出力データ９
のための配線経路は、対となつているコネクタ５
の双方へ接続されている。

第１１図は本発明によるメモリ装置のメモリ・
ブロツク１ｃを示すもので、前述の第１のメモ
リ・カード１ａと第２のメモリ・カード１ｂとを
コネクタ５で互いに接続し、前記第２のメモリ・
カード１ｂに更に他の第２のメモリ・カード１ｂ
を接続し、順次、第２のメモリ・カード１ｂを直
列的に接続するもので、図では第２のメモリ・カ
ード１ｂを最大３枚まで増設した様子を示してい
る。この場合、第１のメモリ・カードに接続され
る第２のメモリ・カードの接続順序は問われな
い。すなわち、３枚の第２のメモリ・カードのど
れもが任意の接続位置に配置され、電気的接続が
可能である。尚、第１のメモリ・カードに第２の
メモリ・カードを接続する場合の物理的な強度を
得るための手段は図示していないが、前記コネク
タ５による結合手段とは別途、接続用金具を用い
てメモリ・カード全体の組合せを強固にする。こ
の他、メモリ・カードの端部に位置付けられたコ
ネクタ５には、塵埃等の付着による接続部の電気
的特性の劣化を防止する目的でコネクタカバー５
ａを装着するものとする。

第１２図はマザーボード１１にメモリ・コント
ロール回路１０とメモリ・ブロツク１ｃが複数枚
装着されるメモリ装置の構成を示している。この
ような構成における配線の様子は第１３図で示さ
れる。すなわち、メモリ・コントロール回路１０
から複数のメモリ・ブロツクに対してアドレス・
バス１２と入出力データバス１３が接続され、こ
れらを通して、各々のメモリブロツク１ｃに必要
なアドレスデータ、制御クロツク信号、入力デー
タが与えられ、出力データがメモリ・コントロー
ル回路１０へと送出される。第１３図で明らかな
ようにメモリ装置の配線は２つのバス用の配線の
みで、必要最少限度の配線数にとどめられる。

以上に説明した構成による本発明のメモリ装置
においては、マザーボード上の１つのスロツトに
少なくとも一つのメモリ・カードを備え、該一つ
のメモリ・カードは、該メモリ・カードに接続さ
れる増設用メモリ・カードへのデータ、制御信号
の配線経路を形成し、または信号の増巾機能を備
えており、該メモリ・カードに順次、増設用のメ
モリ・カードを少なくとも一つ以上接続するよう
にする方法と前記複数スロツトの一つにメモリ・
カードを装着し、さらに該メモリ・カードに増設
用のメモリ・カードを増設可能な最大限枚数順次
接続し、一つのスロツトに可能な最大メモリ容量
を構成するもので、所要メモリ容量を形成するに
必要なメモリ・カードの増設方式として、個々の
スロツトが満杯のメモリ容量を形成するように
し、増設前の状態では少なくとも１つのスロツト
には全くメモリ・カードが接続されていないもの
が存在するようにする方式とがあり、本発明では
いづれかの方式を任意に選択してメモリ・システ
ムを形成することが可能である。以上の説明から
わかるように増設用メモリ・カードのメモリ容量
を適宜小さくすることも可能であり、且つ、各ス
ロツトに接続可能なメモリ・カードを全部接続す
ることで総記憶容量も大きく出来るので大容量メ
モリが実現出来る。また、メモリ・コントロール
回路からの配線は、従来のように、増設時に付加
されるメモリ・カードの接続用スロツトを別途に
設けることは不要であるから、当然スロツト数も
少なくなり、配線数、配線長は著るしく低減出来
て、この結果マザーボードの配線面が簡単化さ
れ、配線作業時の配線ミスも少なくなる。この他
に、メモリ・カードの増設はメモリ空間に途切れ
を生じることなく順次行えるからアドレスオーバ
の情報が管理しやすい。また、メモリ・カードの
増設時、適当なドライバ回路を同時に配設して行
くのでメモリ素子の最大速度で動作可能となる。
さらに、スロツト数は増設の前後においても一定
であるから、増設の場合に新らたな実装空間を占
めることもなく高密度実装が可能となる等の効果
を奏すもので、特に初期コンピユータ・システム
の設置後にユーザ側のシステム構成変更によつて
メモリ容量を増設する場合にあらゆる面で最適に
対処出来るという産業上極めて有用な価値あるも
のである。

【図面の簡単な説明】

第１図乃至第６図は従来のメモリ容量増設方式
を説明するためのメモリ・カードの回路配置図お
よびブロツク結線図である。第７図乃至第１３図
は本発明の一実施例を示すためのメモリ回路配置
図およびブロツク結線図である。 １ａ……第１のメモリ・カード、１ｂ……第２
のメモリ・カード、１ｃ……メモリ・ブロツク、
２……メモリ素子群、３……アドレス・クロツ
ク・バツフア回路、３ａ……アドレス・クロツ
ク・ドライバ回路、４……入出力データバツフア
回路、５……コネクタ、６……制御クロツク信
号、７……アドレスデータ、８……入力データ、
９……出力データ、１０……メモリ・コントロー
ル回路、１１……マザーボード、１２……アドレ
ス・バス、１３……入出力データ・バス。

Claims (1)

1. 【特許請求の範囲】 １ アドレス・クロツク・バツフア回路３と、入
   出力データバツフア回路４と、メモリ素子群とか
   ら成るメモリ・カード１と、これにデータ及び制
   御信号を与えるメモリ・コントロール回路１０か
   ら構成されたメモリ装置において、 基本単位容量のメモリ素子群２とアドレス・ク
   ロツク・バツフア回路３とアドレス・クロツク・
   ドライバ回路３ａと入出力データバツフア回路４
   とから成る第１のメモリ・カード１ａと、 基本単位容量のメモリ素子群２とアドレス・ク
   ロツク・ドライバ回路３ａとから成る第２のメモ
   リ・カード１ｂと、 前記第１、第２のメモリ・カードのそれぞれに
   データ及び制御信号の授受を行うコネクタ５を対
   にして設け、 第１のメモリ・カード１ａの一方のコネクタ５
   を前記メモリ・コントロール回路１０側に接続
   し、該第１のメモリ・カード１ａの他方のコネク
   タ５に第２のメモリ・カード１ｂの一方のコネク
   タ５を接続させ、順次第２のメモリ・カード１ｂ
   の一方のコネクタ５と先に接続した第２のメモ
   リ・カード１ｂの他方のコネクタ５とを接続する
   ことで、該第２のメモリ・カード１ｂ各々とメモ
   リ・コントロール回路１０を接続して、全メモリ
   容量を増加するようにしたことを特徴とするメモ
   リ容量増設方式。