JPS6336545B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はロツク制御方式に関し、特に複数のプ
ロセツサが入出力装置、バス、データバツフア等
のハードウエアおよびプログラム、データ等のソ
フトウエアを含む共有資源を通常は１個のプロセ
ツサのみで占有する排他制御を行ないつつ全体と
して１つの系を構成して動作するマルチプロセツ
サシステムにおいて、前記排他制御を実行するた
めに行なうロツク動作のロツク制御方式に関す
る。

複数のプロセツサ等の資源要求者が非同期状態
で１つの共有資源を要求する場合には、各資源要
求者による要求の衝突を避け矛盾なく制御するた
めの排他制御が必要であり、このような排他制御
により通常の１つのプロセツサに対して共有資源
の使用権を付与し他のプロセツサによる使用は排
除しつつデータの処理を実行するロツク（lock）
動作はよく知られている。

従来のマルチプロセツサシステムにおけるロツ
クの実行は、共有資源の使用権を必要とする各プ
ロセツサがそれぞれ随意にロツク要求を出してい
る。従つて既に他のプロセツサがロツク要求を出
して共有資源の使用権を与えられてデータ処理を
実行している場合にはロツク要求は失敗する。従
来のマルチプロセツサシステムではロツク要求に
失敗した場合、ロツク解除を待ち合わせるために
ロツク要求が成功するまでプロセツサがロツク要
求を繰り返すか、もしくはロツク使用中であるこ
とにより後続のロツクへのアクセスを許可しない
かのいずれかの方法を用いていた。

前者の方法によれば、ロツク要求に失敗したこ
とをプロセツサが認識できるので、外部イベント
処理のうちロツクを必要としない処理を実行した
り、ロツク失敗の頻度を計数したりして待ち時間
を有効に利用できるものの失敗するロツク要求が
多発するので、プロセツサ台数の増加に対応して
ロツク要求に対する応答性が劣化するという欠点
がある。

後者の方法では、ロツク使用中である場合のロ
ツク要求に対してはアクセスが禁止され応答が変
らないのでプロセツサは別の外部イベント処理が
実行できず、従つて待ち時間を有効に利用できな
いという欠点がある。

なお、後者の方法の変形として、共有資源を使
用中でないことを確認してアクセスを許可する方
法をとる場合もあるが、この場合もプロセツサ側
から見てロツク成功となるまでアクセスが禁止さ
れる状態で待ち状態におかれ、プロセツサ自信は
本質的にロツク失敗ということを認識し得ず、従
つて待ち時間を有効に利用できないという欠点が
避けられない。

本発明の目的は上述した欠点を除去し、マルチ
プロセツサシステムにおける共有資源の排他制御
を行なうためのロツク要求において、自プロセツ
サによるロツク要求が失敗した場合にはロツク成
功により処理実行中の他プロセツサからロツク解
除通知がくるまでロツク要求を出さないようにす
るという手段を備え、ロツク要求失敗を継続する
無意味な動作を排除しマルチプロセツサシステム
の処理性能の低下を大幅に減少することができる
ロツク制御方式を提供することにある。

本発明の方式は、ロツクによりシステム共有資
源の排他制御を行なうマルチプロセツサシステム
において、このマツチプロセツサシステムを構成
する複数のプロセツサからのロツク要求を受ける
とこれに応答しロツクが可能であるかもしくは不
可能であるかによつてロツク成功もしくは不成功
の結果をそれぞれのプロセツサに通知しこの結果
に対応する処理を実行せしめるロツク要求結果通
知手段と、前記複数のプロセツサのうちのいずれ
かがロツク要求を行なつて失敗したときこれをロ
ツク要求を行なつたプロセツサが認識するロツク
要求失敗認識手段と、ロツク要求を行なつたプロ
セツサがロツク要求に成功し果すべき処理を実行
したのち自プロセツサ以外の前記複数の全プロセ
ツサに対しロツク解除を通知するロツク解除通知
手段と、前記ロツク要求失敗認識手段によつてロ
ツク要求を出したプロセツサがロツク要求の失敗
を認識した場合前記ロツク解除手段によつて他の
プロセツサからロツク解除を通知されるまでロツ
ク要求を抑止するロツク要求抑止手段と、前記ロ
ツク要求失敗認識手段によつてロツク要求を出し
たプロセツサがロツク要求の失敗を認識した場合
前記ロツク要求結果通知手段の結果を変更するロ
ツク要求結果変更手段とを備えて構成される。

次に図面を参照して本発明を詳細に説明する。
第１図を参照すると、本発明の一実施例はマルチ
プロセツサシステムを構成する複数のプロセツサ
システムを構成する複数のプロセツサとしての
CPU（０）１，CPU(1)２とロツク制御回路３とに
より構成される。

第１図の実施例においては、プロセツサとして
のCPUをCPU（０）１およびCPU(1)２の２個を
例として示しているが、これは何個であつても差
支えない。

CPU（０）１とCPU(1)２とは同一の構成内容を
有するCPUであり、CPU（０）１に示す如くセレ
クタ１０、フリツプフロツプ回路１１，OR回路
１２，２０，フリツプフロツプ回路１３，AND
回路１４，NOT回路１５，１６，AND回路１
７，およびフリツプフロツプ回路１８，１９のほ
か、マイクロプログラム方式によるCPUに含ま
れる構成要素としての制御記憶２１，制御記憶ア
ドレスレジスタ２２および制御記憶レジスタ２３
等を備えて構成される。

さて、マイクロプログラムを格納し記憶する制
御記憶２１は、制御記憶アドレスレジスタ２２か
ら出力ライン２２１を介して受ける制御記憶アド
レス信号の指定するマイクロプログラムを読出さ
れ出力ライン２１１を介してこれを制御記憶レジ
スタ２３に送出する。記憶制御レジスタ２３にス
トアされたマイクロプログラムにはロツク要の指
定を行なうロツク制御フイールドが含まれてお
り、このロツク制御フイールドによつてロツク要
求が指定されているときはこのロツク制御フイー
ルド２３ａに指定された内容がロツク要求信号と
して出力ライン２３１を介してセレクタ１０に送
出されるとともにマイクロプログラムの内容は出
力ライン２３２を介して出力され、デコーーダ等
によつて解読されたのちその内容の実行を制御す
る実行制御部（図示せず）等に供給される。この
実行制御部を介してマイクロプログラムの指定す
る内容の処理が実行され、このあと次のマイクロ
プログラムがまた制御記憶アドレスレジスタ２２
によつて指定されるというようにして次次に制御
記憶２１のマイクロプログラムが実行される。

セレクタ１０にはこのようにして供給されたロ
ツク要求信号と入力ライン１０１を介して入力す
る、ロツク要求をしない内容を指定するロツク非
要求信号とが印加し、後述するフリツプフロツプ
回路１３から出力ライン１３１を介して供給され
るセレクト信号が印加されるときにはロツク非要
求信号を、またセレクト信号が供給されないとき
にはロツク要求信号をセレクトしてこれらを出力
ライン１０２を介してロツク制御回路３に送出す
る。上述したロツク非要求信号は他のCPU，た
とえばCPU(1)がロツク要求に成功して処理を実
行しておりロツク要求を出すことが不適当である
場合にロツク要求信号の入力の有無にかかわらず
ロツク要求信号に代つてセレクトされ出力ライン
１０２を介してロツク制御回路３に送出されるも
のであり、ロツク要求を行なわない内容を有する
予め特定するコードの信号として設定されている
ものである。

従来のロツク要求方式にあつてはこのようなロ
ツク要求とロツク非要求との２つの運用状態を設
けることなくロツク要求信号のみが各CPUから
繰返し出力され、このため前述したような欠点を
生ずることとなる。

そこで本発明においてはこの欠点を次のように
して除去している。

無意味なロツク要求を避けるためには、一度ロ
ツク要求に失敗したプロセツサがロツク要求成功
の能が発生したこと、つまりロツクを取つていた
他プロセツサがロツクを外したことを認識できな
くてはならない。

CPU（０）１とCPU(1)２とはそれぞれ制御記憶
レジスタ２３から読出されデコダ等を介して解読
されたマイクロプログラム命令を前述した実行制
御部に送出しこれによる制御を受けつつ命令が実
行されるが、ロツク解除もCPU（０）１やCPU(1)
２等の各CPUからこのような実行制御段階で互
いに通知し合うように予め設定されており、第１
図の実施例でCPU(1)２によるロツク状態が解除
されたときには、CPU(1)２から入力ライン１１
１を介して２値の論理値“１”レベルの信号がロ
ツク解除信号としてフリツプフロツプ回路１１に
送出されるように制御記憶２１，制御記憶アドレ
スレジスタ２２，および制御記憶レジスタ２３等
によるマイクロプログラム命令処理を介してフリ
ツプフロツプ回路１１の入力が決定されている。

フリツプフロツプ回路１１は、フリツプフロツ
プ回路１３，１８および１９と同じく、クロツク
信号CLが印加するごとに入力論理値“１”，“０”
に対応して出力論理値“１”，“０”を得るいわゆ
るＤ型フリツプフロツプ回路である。

フリツプフロツプ回路１１は、CPU(1)２によ
つてロツク解除されるときにロツク解除信号でセ
ツトされて論理値“１”レベルを出力しこれを出
力ライン１１２を介してOR回路１２の１入力と
して送出する。

OR回路１２には入力ライン２２２を介して外
部のイベントによりCPU（０）１に対する割込み
等が発生した場合、これを制御記憶アドレスレジ
スタ２２を介して制御記憶２１に割込ませるとと
もにOR回路１２のもうひとつの入力として供給
される論理値“１”レベルの信号が外部イベント
信号として入力する。

従つてOR回路１２はこれら２入力のいずれか
が論理値“１”レベルで供給されるとき論理値
“１”レベルの信号を出力しこれを出力ライン１
２１を介してフリツプフロツプ回路１３にリセツ
ト信号として供給され、また２入力いずれの供給
も受けず従つてロツクが継続しているときにはフ
リツプフロツプ回路１３はリセツト信号が送出さ
れない。

さて、CPU（０）のマイクロプログラムのロツ
ク要求により出力ライン１０２を介して送出され
たロツク要求信号はロツク制御回路３に送出され
るが、このロツク制御回路３にはCPU(1)２等の
他のCPUからのすべてのロツク要求信号も入力
され、ロツク制御回路３はこれらの入力を受ける
ごとにこのロツク要求信号に対して応答する意味
の論理値“１”レベルのリプライ信号を出力しこ
れを出力ライン３０１を介してAND回路１４お
よびフリツプフロツプ回路１９に送出するととも
に、その時点における全ロツク要求信号の入力状
態を判断して既にロツク成功中のロツク要求信号
があれば論理値“０”レベル、他にロツク要求信
号の入力がなければ論理値“１”レベルの信号を
それぞれロツク不成功およびロツク成功信号とし
て出力ライン３０２を介してNOT回路１５およ
びAND回路１７に送出する。

ロツク制御回路３からロツク不成功信号、すな
わち論理値“０”レベルの信号が出力されると、
これはNOT回路１５によつて論理値“１”レベ
ルに変換されて出力ライン１５１を介してフリツ
プフロツプ回路１３に供給される。一方、論理値
“１”レベルのリプライ信号はAND回路１４に供
給され、AND回路１４はこれとクロツク信号CL
との２入力を同時に受けるとき出力ラインにクロ
ツク信号CLを出力し論理値“１”レベルのクロ
ツク信号がフリツプフロツプ回路１３のクロツク
端子に印加され、このクロツク信号のタイミング
でNOT回路１５の出力がセツト信号としてラツ
チされ出力として論理値“１”レベル発生、これ
を出力ライン１３１を介してセレクタ１０にセレ
クタ信号として送出する。

セレクタ１０はこのセレクタ信号によつて入力
ライン１０１を介して入力するロツク非要求信号
をロツク要求信号に変えて出力ライン１０２を介
してロツク制御回路３に送出する。

このようにしてロツク要求が不成功の場合には
ロツク要求の失敗を認識しその後のロツク要求が
抑止されるが、前述した如く出力ライン１１１を
介してフリツプフロツプ回路１１にロツク解除信
号を受けるか、もしくは出力ライン２２２を介し
て外部イベント信号を受けOR回路１２から論理
値“１”レベルのリセツト信号がフリツプフロツ
プ回路１３に入力されるとフリツプフロツプ回路
１３がリセツトされ、出力ライン１３１には論理
値“０”レベルが出力され、従つてロツク非要求
信号の送出は中止し、ロツク要求信号が出力ライ
ン１０２を介してロツク制御回路３に送出され
る。

ロツク制御回路３はこの状態でロツク要求信号
を受けロツク要求が失敗すると前述した動作を繰
返し、ロツク要求が成功した場合には出力ライン
３０２を介して論理値“１”レベルの信号をロツ
ク成功信号として送出する。この場合はフリツプ
フロツプ回路１３は論理値“０”レベルを受けて
論理値“０”レベルの出力を出力ライン１３１に
送出し、従つてセレクタ１０によるロツク要求信
号とロツク非要求信号の切替えは行なわれない。

このようにしてロツク要求が不成功の場合には
これを認識してロツク解除信号が入力するまでは
ロツクの要求を抑止し、ロツク解除信号を受けて
からロツクに成功した場合にはCPU（０）１にお
けるマイクロプログラムの指定する処理が実行さ
れ、これが完了するとCPU（０）１からCPU(1)２
等の他のCPUに対するロツク解除信号の通知が
行なわれるが、この動作は次のようにして実施さ
れる。

すなわち、ロツク要求不成功の場合にはフリツ
プフロツプ回路１３の出力として論理値“１”が
出力ライン１３１を介してNOT回路１６にも入
力され、これは論理値“０”レベルとして出力ラ
イン１６１を介してAND回路１７の１入力とし
て送出される。AND回路１７には出力ライン３
０２を介して論理値“０”レベルがもうひとつの
入力として加えられるがこの場合はAND条件は
成功せず出力ライン１７１には論理値“０”レベ
ルが出力する。

ロツク要求成功の場合には上述した論理値レベ
ルが逆転した状態となりAND回路１７の２入力
にはそれぞれ論理値“１”レベルの信号が加えら
れ従つてAND条件が成立して出力ライン１７１
には論理値“１”レベルの信号が供給される。

フリツプフロツプ回路１８は、クロツク信号
CLを印加されるごとにこの入力の論理値に対応
する“０”もしくは“１”レベルの論理値を出力
しこれを出力ライン１８１を介して出力し、前述
した実行制御部の制御のもとに制御記憶レジスタ
２３によつて指定される次に実行すべきマイクロ
プログラム命令のアドレスを変更せしめて制御記
憶アドレスレジスタ２２によつて指定するように
してフリツプフロツプ回路１８の出力、すなわち
ロツク成功、不成功に対応するマイクロプログラ
ム命令の処理が実行される。

一方、フリツプフロツプ回路１９には、ロツク
要求信号がロツク制御回路３に入力するごとにこ
れに応答して論理値“１”レベルのリプライ信号
が出力ライン３０１を介して入力される。このリ
プライ信号は出力ライン１０２を介してロツク制
御回路３に入力する信号がロツク要求信号である
ときこのロツク要求に応答する信号として出力さ
れるものであり、フリツプフロツプ回路１３から
出力ライン１３１を介して出力する信号が論理値
“０”をとる場合、すなわちフリツプフロツプ回
路１３が出力ライン１２１を介してロツク解除信
号を受けているときであつて、従つて入力するロ
ツク要求信号によるロツク要求がロツク制御回路
３の判定によつて成功となるか不成功となるかの
状態はこのリプライ信号が出力された状態のとき
だけありうることとなる。このような意味をもつ
リプライ信号がフリツプフロツプ回路１９に供給
されると、クロツク信号CL印加時ごとにセツト
され論理値“１”レベルの出力を出力ラインに送
出る。フリツプフロツプ回路１９もこのようにし
てリプライ信号の入力の有無に対応して論理値
“１”もしくは“０”を出力し、これはフリツプ
フロツプ回路１８によるロツク要求の成功もしく
は不成功いずれかを待ち受ける情報として出力ラ
イン１９１に出力されたのち、フリツプフロツプ
回路１８の出力と全く同様にして制御記憶レジス
タ２３は指定される次のマイクロ命令アドレスを
変えて制御記憶アドレスレジスタ２２の指定する
アドレスをロツク成功もしくは不成功に対応して
実行すべき次のマイクロプログラムの指定し、そ
の処理を実行せしめる。

ロツク要求が不成功に終つた場合、そのプロセ
ツサは他プロセツサからロツク解除通知が発生し
ない間もしくは外部イベントが発生しない間は、
前述したように出力ライン１３１に論理値“１”
を出力しており、この結果AND回路１７は論理
値“０”をOR回路２０は論理値“１”をそれぞ
れ出力し、フリツプフロツプ回路１８，１９の出
力はそれぞれ論理値“０”、および論理値“１”
に変更される。これはロツク要求不成功の結果と
等しく、マイクロ命令アドレスはロツク不成功の
処理を実行せしめるマイクロ命令アドレスを指示
するように指定される。

また、ロツク要求が成功した場合、もしくはロ
ツク要求が不成功に終つた場合で他プロセツサか
らロツク解除通知が発生したあと、あるいは外部
イベントが発生したあとは出力ライン１３１には
論理値“０”が出力されフリツプフロツプ回路１
８，１９にはロツク制御回路３の出力がそのまま
ストアされる。

このようにして、ロツク解除状態にあつては複
数のCPUからのロツク要求を受けてこれを判定
し、ロツク要求に応答するリプライ信号とともに
ロツクの成功もしくは不成功をそれぞれのCPU
に通知して、成功したCPUは本来の処理を実行
せしめ、不成功のCPUについてはロツク要求の
無意味な繰返しを抑止した待機状態として次のロ
ツク成功の機会を付与するようにロツク要求の結
果CPUに通知しつつ、CPUにはこの結果に対応
する処理を実行せしめるロツク要求結果通知手段
とロツク要求結果変更手段とによつて極めて効果
的なロツク動作を行なつている。

本発明のロツク制御方式は、ロツクによりシス
テム共有資源の排他制御を行なうマルチプロセツ
サシステムにおいて、ロツク要求に失敗したプロ
セツサはこれを認識してロツク解除状態になるま
では無意味な繰返し要求を避け、またロツク要求
に成功したプロセツサはこれによつて処理業務を
完了した場合、ロツク解除を他のプロセツサに通
知してロツク要求を行なわしめるように制御する
点に基本的な特徴を有するものであり、第１図に
示す実施例の変形も種種考えられる。

たとえば、第１図の実施例ではプロセツサが
CPU（０）１およびCPU(1)）２の２個を利用する
場合を例としているが、この個数はマツチプロセ
ツサシステムの規模に応じて任意に設定しても全
く同様に実施しうることは明らかである。

また、フリツプフロツプ回路１１，１３，１
８，および１９はこれをＤ型フリツプフロツプ回
路としているが、これらは同等な機能を有する他
のフリツプフロツプ回路と置換しても差支えな
く、以上は本発明の主旨を損なうことなくいずれ
も容易に実施しうるものである。

以上説明したように本発明によれば、ロツクに
よりシステム共有資源の排他制御を行ないつつ処
理を行なうマツチプロセツサシステムにおいて、
ロツク要求を失敗したときはこれを認識してロツ
ク可能状態となるロツク解除信号を受けるまでは
繰返しロツク要求を抑止し、ロツクに成功して本
来の成理を完了したときはロツク解除信号を他の
全プロセツサに通知するという手段を備えること
によつて無意味なロツク要求の繰返しを避け従つ
てマルチプロセツサのシステム性能の低下を大幅
に改善しうるロツク制御方式が実現できるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図で
ある。 １，２……CPU、３……ロツク制御回路、１
１，１３，１８，１９……フリツプフロツプ回
路、１２，２０……OR回路、１４，１７……
AND回路、１５，１６……NOT回路、２１……
制御記憶、２２……制御記憶アドレスレジスタ、
２３……制御記憶レジスタ。

Claims (1)

【特許請求の範囲】
1. １ ロツクによりシステム共有資源の排他制御を
   行なうマルチプロセツサシステムにおいて、この
   マルチプロセツサシステムを構成する複数のプロ
   セツサからのロツク要求を受けるとこれに応答し
   ロツクが可能であるかもしくは不可能であるかに
   よつてロツク成功もしくは不成功の結果をそれぞ
   れのプロセツサに通知しこの結果に対応する処理
   を実行せしめるロツク要求結果通知手段と、前記
   複数のプロセツサのうちのいずれかがロツク要求
   を行なつて失敗したときこれをロツク要求を行な
   つたプロセツサが認識するロツク要求失敗認識手
   段と、ロツク要求を行なつたプロセツサがロツク
   要求に成功し果すべき処理を実行したのち自プロ
   セツサ以外の前記複数の全プロセツサに対しロツ
   ク解除を通知するロツク解除通知手段と、前記ロ
   ツク要求失敗認識手段によつてロツク要求を出し
   たプロセツサがロツク要求の失敗を認識した場合
   前記ロツク解除手段によつて他のプロセツサから
   ロツク解除を通知されるまでロツク要求を抑止す
   るロツク要求抑止手段と、前記ロツク要求失敗認
   識手段によつてロツク要求を出したプロセツサが
   ロツク要求の失敗を認識した場合前記ロツク要求
   結果通知手段の結果を変更するロツク要求結果変
   更手段とを備えてマルチプロセツサシステムにお
   けるロツク要求の制御を行なうことを特徴とする
   ロツク制御方式。