JPS6338178A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、さらに具体的
にはスキャンパスを用いた半導体集積回路装置のテスト
回路に関するものである。

〔従来の技術〕

微細加工技術の進歩により、半導体集積回路の築積度は
飛躍的に向上し、今後もさらに増大する傾向にある。こ
のような簗積度（ゲート数）の増大とともに、半導体集
積回路装置の試験の難易度は指数関数的に増大する。こ
こで、ある装置のテスト容易液は、各端子の故障を観測
する容易さく可観測性）と、各端子を所望の論理値に設
定する容易さく可制御性）の２点から決定され、一般に
大規模な論理回路網の奥深い端子は可観測性、可制御性
とも悪くなる。

半導体集積回路装置のテスト方式としてスキャンテスト
方式があるが、このスキャンテスト方式は、シフトレジ
スタ機能を有するレジスタ回路を論理回路網の適当な個
所に挿入し、これらのレジスタ回路を１本のシフトレジ
スタパスでつなぎ、テスト動作時にはチップ外部からテ
ストパターンをシリアル入力して各レジスタに所定のデ
ータを設定し、これらのレジスタのデータ出力端子に接
続されている論理回路に所望の論理信号を印加して動作
させ、その結果をこれらレジスタのパラレル入力端子よ
り該レジスタ内にパラレルに取り込み、その後それらを
シリアルにチップ外部へ出力して観測することによって
、大規模な論理回路網の奥深い端子の可観測性、可制御
性を向上しよ・うとするものである。

レベルセンシティブな同期回路に関するスキャンテスト
方式の基本的なアイデアは特開昭５２−２８６１４号公
報に示されている。

ここでは、対象とする回路を非同期な順序回路も含める
ので、従来例として特開昭５６−７４６６８号公報を参
考に説明する。

第３図に非同期式順序回路を対象とした従来のスキャン
パス方式のテスト回路例を示す。図において、３５．３
７は組み合わせ回路のブロック、３６は順序回路を含む
非同期回路ブロック、８〜１６は各回路ブロック間に設
けられたスキャンレジスタ、２６〜３４は対応する回路
ブロックの出力とスキャンレジスタの出力のいずれかを
選択し出力するデータセレクタである。上記スキャンレ
ジスタのデータ入力端子り及びデータセレクタのデータ
入力端子りには各回路ブロックの出力信号が直接接続さ
れ、またデータセレクタのテストデータ入力端子ＴＤに
は、対応するスキャンレジスタの出力端子Ｑが接続され
ている。

また、１はテストモード選択端子であり、該端子ｌはス
キャンレジスタとデータセレクタの各モード選択端子Ｍ
Ｓに接続されている。２はスキャンイン端子、３８はス
キャンアウト端子である。

スキャンイン端子２はスキャンレジスタ８のスキャンイ
ン端子Ｓｌに接続され、スキャンレジスタ８の出力端子
Ｑはスキャンレジスタ９のスキャンイン端子ＳＩに接続
されており、このように各スキャンレジスタの出力端子
Ｑは次のスキャンレジスタのスキャンイン端子Ｓｌに順
次接続され、結果として、スキャンイン端子２とスキャ
ンアウト端子３８の間でシフトレジスタパスが形成され
ている。３〜５は通常のデータ入力端子、６はスキャン
クロフタ入力端子であり、該端子６はスキャンレジスタ
のクロック入力端子Ｔに接続されている。

第４図は上記スキャンレジスタの一例であり°、ＭＳは
モート選択端子、Ｄはデータ入力端子、ＳＩはスキャン
イン端子、Ｔはクロック入力端子である。また５１はイ
ンバータゲート、５２．５３は２人力ＡＮＤゲート、５
４は２人力ＯＲゲート、５５はエツジトリガ方式Ｄタイ
プフリップフロツブ（以下Ｄ−ＦＦと記す）、Ｑはデー
タ出力端子である。

第５図は上記第３図に示したデータセレクタの−例であ
り、ＭＳはモード選択端子、ＴＤはテストデータ入力端
子、Ｄはデータ入力端子、６０はインバータゲート、６
１．６２は２人力ＡＮＤゲート、６３は２人力ＯＲゲー
ト、Ｙは出力端子である。

次に動作について説明する。

まず通常動作時について説明すると、この場合はテスト
モード選択端子１　　（ＭＳ）に“Ｈ″が印加され、ス
キャンクロック端子６　（ＴＳ又はＴ）はＬ″に固定さ
れる。結果として、各データーセレクタを通じて、対応
する各回路ブロック間の入出力端子が直結されることと
なる。　　−これを第５図について説明すると、データ
セレクタはモード選択端子ＭＳにＨ”が与えられると、
データ入力端子りからのデータをＡＮＤゲート６２及び
ＯＲゲート６３を介して出力端子Ｙに出力する。回路ブ
ロックの出力はこのデータセレクタのデータ入力端子り
に直接接続されているので、対応する各回路ブロック間
の入出力端子が直結されることとなる。

一方テスト動作時には、次のようにスキャンモードとテ
ストモードを順次繰り返して実行し、各回路ブロックの
テストを実施する。

■　スキャンモード （ａｌ　　テストモード選択端子１に“Ｈ”を印加して
スキャンモードとする。これによりスキャンレジスタで
はスキャンイン端子Ｓｌからの入力データが選択され、
データセレクタではデータ入力端子りからの入力データ
が有効になる。

（ｂｌ　　さらにスキャンイン端子２から各スキャンレ
ジスタに設定するテストデータを、スキャンクロック端
子６に印加するクロックに同期させて順次スキャンイン
させる。

（（Ｊ　　これと同時に、スキャンアウト端子３８．か
らは前回のテスト時に取り込んだ各回路ブロックの出力
データを順次スキャンアラ１−させる。

この動作を第４図及び第５図について説明すると、まず
スキャンレジスタにおいては、モード選択端子ＭＳに“
Ｈ”が与えられると、スキャンイン端子ＳＩからのデー
タがＡＮＤゲート５３，０Ｒゲート５４を介して、クロ
ック端子Ｔに印加されるクロックに同期してＤ−ＦＦ５
５に保持され、またこれと同時に保持されていたデータ
が出力端子Ｑから出力される。なおこのときデータセレ
クタのモード選択端子ＭＳにも“Ｈ”が与えられでおり
、従ってその出力端子Ｙにはデータ入力端子りからのデ
ータが出力される。

■　テストモード （ａｌ　　所望のデータを各スキャンレジスタに設定し
終わったら、テストモード選択端子１に“Ｌ”を印加し
てテストモードとする。

（ｂｌ　　これによりスキャンレジスタの出力データが
データセレクタのテストデータ入力端子ＴＤを経由して
各回路ブロックに印加される。

（Ｃ）　　同時にデータ入力端子３〜５に所望のテスト
データを印加する。

（ｄｌ　　次に回路ブロックの動作が完了した時点でス
キャンクロック入力端子６にクロックを１つ印加する。

これにより各回路ブロックの出力信号が、対応するスキ
ャンレジスタのデータ入力端子りを通じてスキャンレジ
スタ内のＤ−ＦＦに保持される。

これらの動作を第４図及びｆｆ１５図について説明する
と、まずスキャンレジスタではモード選択端子ＭＳに“
Ｌ”が与えられると、データ入力端子りからのデータが
ＡＮＤゲート５２．ＯＲゲート５４を介して、クロック
入力端子Ｔに印加されるクロックに同期してＤ−ＦＦ５
５に保持される。

またこのときデータセレクタのモード選択端子ＭＳにも
“Ｌ″が与えられるので、その出力端子Ｙにはテストデ
ータ入力端子ＴＤからのデータがＡＮＤゲート６１．Ｏ
Ｒゲート６３を介して出力される。

このようにして各回路ブロックのテストを実行できるが
、この回路では、スキャンの動作中におキャンレジスタ
の出力値が順次変わっても順序回路を含む回路ブロック
３６の状態が変化しないようにしている。従ってこの例
のように、スキャンパスに囲まれた回路ブロックが非同
期の順序回路であってもスキャンテストが可能となって
いる。

〔発明が解決しようとする問題点〕

従来の装置は以上のように構成されているので、非同期
順序回路を含むブロックについてもスキャンテストをす
ることができる。しかし、一般にはテストモードからス
キャンモードへ切り換わる時に、順序回路に与えられる
データがシリアルインされた信号値から、隣接する回路
ブロックの出力信号値に変化してしまう。このため、対
象とする非同期順序回路の状態が変化しないように入力
を設定することが困難で、多くの場合スキャンテストを
有効に実施することができないという問題があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、非同期順序回路を含む回路ブロックを含め
て容易にスキャンテスト可能な半導体集積回路装置を得
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路装置は、被テスト回路ブ
ロックの間に、 第１．第２のラッチを有し、通常動作時は少なくとも入
力端子から第１のラッチ出力端子までをスルー状態にし
て入力データをそのまま出力し、テスト動作時は入力デ
ータを保持、出力するスキャンレジスタと、 上記第１のラッチの出力端子に接続され、通常動作時及
びテスト動作時のテストモードにおいては上記スキャン
レジスタの出力データを、テスト動作時のスキャンモー
ドにおいてはスキャン動作前のテストデータを保持して
これを次段の回路ブロックに印加し続けるラッチ回路と
を設けたものである。

〔作用〕

この発明においては、通常動作時にはスキャンレジスタ
内の入力端子から第１のラッチの出力端子までとその第
１のラッチの出力端子に接続されたラッチ回路とをスル
ー状態にすることにより、対応する回路ブロックの入出
力端子が接続され、一方テスト動作時には上記スキャン
レジスタの第■のラッチの出力端子に接続されたラッチ
回路を非スルー状態とすることによって、スキャンモー
ドの最中でも前回印加したテストデータを保持してこれ
を対応する回路ブロックに印加し続ける。

〔実施例〕

以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例によるスキャンテスト回路の
構成を示し、図において、７１〜７３は組み合わせ回路
又は順序回路からなる回路ブロック、８〜１６はこれら
の回路ブロック間に設けられ、第１．第２のラッチを有
するスキャンレジスタであり、入力端子から第１のラッ
チ出力端子まではスルー状態に切り換え可能なものであ
る。１７〜２５は対応するスキャンレジスタの第１のラ
ッチの出力端子に接続され、同様にスルー状態に切り換
え可能なラッチ回路である。■はデータクロック入力端
子であり、各スキャンレジスタのデータ入力端子ＴＤへ
接続されている。２はスキャンイン端子、３日はスキャ
ンアウト端子であり、スキャンイン端子２はスキャンレ
ジスタ８のスキャンイン端子Ｓｌに接続され、さらにス
キャンレジスタ８のスキャンアウト端子Ｓｏ（第２図（
ａｌ参照）は次のスキャンレジスタ９のスキャンイン端
子Ｓ■に接続され、同様に順次スキャンレジスタのスキ
ャンアウト端子Ｓｏと次のスキャンレジスタのスキャン
イン端子Ｓｌが接続され、その結果として、スキャンイ
ン端子２とスキャンアウト端子３８の間に１本のスキャ
ンパスが形成されている。

また、各スキャンレジスタのデータ出力端子Ｑは対応す
るラッチ回路のデータ入力端子りにそれぞれ接続され、
ラッチ回路の出力端子Ｑはそれぞれ対応する回路ブロッ
クの入力端子に接続されている。

また、６ａ、６ｂは第１．第２のスキャンクロック入力
端子であり、第１のスキャンクロツタ入力端子６ａはス
キャンレジスタの第１のクロック端子ＴＩに接続され、
第２のスキャンクロツタ入力端子６ｂはスキャンレジス
タの第２のクロック端子Ｔ２に接続されている。３〜５
は連字のデータ入力端子であり、対応する回路ブロック
７１の入力端子に接続され、各回路ブロックの出力端子
は対応するスキャンレジスタのデータ入力端子りに接続
されている。７はラッチ用クロック入力端子である。

第２１１ｆｆｌ＜８）は上記スキャンレジスタの一構成
例をバすものであり、第１のラッチ７４と第２のラッチ
７５を有する。図において、ＳＩはスキャンイン端子、
Ｄはデータ入力端子、Ｔｌ、Ｔ２は第１゜第２のクロッ
ク端子、ＴＤ、はデー・タフロック入力端子、４ｏ〜４
４はイ２．に）ヶ、−４５〜４７は。

型ＭＯ３）ランジスタ、Ｑはデータ出力端子、ＳＯはス
キャンアウト端子であり、２相クロツクを用いたレベル
センシティブなスキャンレジスタを構成している。

第２図（ｂｌは上記ラッチ回路１７〜２５の一構成例を
示し、第３のラッチ７６を有する０図において、Ｄはデ
ータ入力端子、Ｔはクロック端子、４８〜５０はインパ
ーク、５１はｎ型ＭＯＳｌ−ラ、ンジスタ、Ｑは出力端
子である。

次に動作について説明する。

まず通常動作について説明する０通常動作時においては
、第１のスキャンクロツタ入力端子６ａは“Ｌ″に（Ｔ
１−“Ｌ”）、データクロック入力端子１及びラッチ用
クロック入力端子７は“Ｈ”に（ＴＤ、Ｔ＝“Ｈ”）固
定される。結果として対応するブロック間の入出力端子
間が直結される。

これを第２図（ａ）、　（ｂ）について説明すると、ま
ずスキャンレジスタにおいては、通常動作時には第１の
データクロック入力端子Ｔ１にＬ″が、データクロック
入力端子ＴＤに“Ｈ”が印加され、これによりデータ入
力端子りからデータ出力端子Ｑまでスルー状態となる。

またラッチ回路においては、クロック端子Ｔに１Ｈ″が
印加され、これによりデータ入力端子りから出力端子Ｑ
までがスルー状態となる。このように通常動作時にはス
キャンレジスタのデータ入出力端子間及びラッチ回路が
スルー状態となり、対応する回路ブロック間の入出力端
子が直結されることとなる。

一方テスト動作時には次のようにスキャンモードとテス
トモードを順次繰り返して実行し、各ブロックのテスト
を実施する。このタイミング図を第６図に示す。

■　スキャンモード ｆａ）　　データクロック入力端子１に１Ｌ”　（ＴＤ
＝“Ｌ”）を印加してスキャンモードにする。

（ｂ）　　第１及び第２のスキャンクロック入力端子６
ａ、６ｂに第６図に示すようなノンオーバーラツプのポ
ジティブクロックを印加することにより、それに同期し
てスキャンイン端子２からデータが各スキャンレジスタ
に順次スキャンインされる。

（Ｃ）　　（ｂｌと同時に、スキャンアウト端子３８か
らは前回のテスト時に取り込んだ回路ブロック７１〜７
３の出力で順次スキャンアウトされる。

これを第２図＋ａ）、　（ｂ）について説明すると、ス
キャンレジスタでは、テスト時のスキャンモードにおい
てデータクロック入力端子ＴＤには“Ｌ″が印加されて
おり、この場合第１のクロック端子ＴＩに印加される第
１のスキャンクロツタに同期して、スキャンイン端子Ｓ
Ｉからのデータがインバータ４１．４２からなる第１の
ラッチ７４に保持される。その後、上記第１のスキャン
クロフタとはノンオーバラップの第２のスキャンクロツ
タが第２のクロック端子Ｔ２に印加され、そのクロック
に同期して、インバータ４３．４４からなる第２のラッ
チ７５に上記第１のラッチ７４の値が保持される。その
結果、スキャンイン端子Ｓｌからのデータがスキャンア
ウト端子ＳＯに伝播される。

またラッチ回路においては、クロック端子Ｔは”Ｌ”に
固定され、これにより前回のテストモード時にラッチし
たテストデータを保持したままこれを回路ブロックに印
加し続ける。

■　テストモード （ａ）　　所望のテスト入力データをスキャンレジスタ
８〜１６に設定し終わったら、ラッチ用クロック入力端
子７に正のクロックパルスを１つ印加する。これにより
、そのテスト入力データがラッチ回路の第３のラッチに
保持されるとともに、回路ブロックに印加される。また
同時にデータ入力端子３〜５にも所定のテストデータを
印加する。

（ｂｌ　　次に各回路ブロックの動作が完了した時点で
、データクロック入力端子１に正のクロックパルスを１
つ印加する。これにより、各回路ブロックの出力信号が
各々対応するスキャンレジスタのデータ入力端子りを通
じてスキャンレジスタ内の第１のラッチに保持される。

（Ｃ）　　続いて第２のスキャンクロック入力端子６ｂ
に正のクロックパルスを１つ印加することにより、スキ
ャンレジスタ内の第２のラッチにも回路ブロックの出力
信号が保持される。

これを第２図（ａｌ、　（ｂｌについて説明すると、テ
ストモードにおいては、スキャンレジスタの第１のクロ
ック端子ＴＩにＬ′が印加されており、この場合データ
クロック入力端子ＴＤのクロックに同期して、データ入
力端子りからのデータが第１のラッチ７４に保持され、
さらに第２のクロック端子Ｔ２に正のクロックパルスが
印加されると、第２のラッチ７５にもデータ入力端子り
からの°データが保持される。またラッチ回路において
は、クロック端子Ｔに印加されるクロック信号に同期し
てデータ入力端子りからのデータ（スキャンレジスタか
らのデータ）がインバータ４８．４９からなる第３のラ
フチア６に保持され、該データが回路ブロックに印加さ
れる。

（Ｃ）　　その後はスキャンモードに移り、テストが進
む。

このようにして各回路ブロックのテストができるが、上
記のような本実施例の回路では、スキャン動作中もラッ
チ回路が前回のテストパターンを保持し、そのパターン
を各回路ブロック７２．７３の入力端子に印加し続ける
ので、スキャン動作中にスキャンレジスタの値が次々に
変化しても、各回路ブロックの内部の状態は変化せず、
スキャンテストが可能となる。しかも、ラッチ回路１７
〜２５に保持されるデータはスキャンインされたデータ
であるからテストパターンは各回路ブロックで独立して
決定でき、容易にスキャンテストが実行できる。

さらに本実施例では、スキャンレジスタにおいてデータ
出力端子Ｑをスキャンデータの出力端子ＳＯとは別に設
け、トランスミッションゲート４７の前段からデータ出
力をとり出すようにしているので、通常動作時において
遅延段数が少なくなり、データの伝送速度が遅くなるの
を防止することができる。

なお、上記実施例ではスキャンレジスタとしてトランス
ミッションゲートとインバータで構成されるスキャンレ
ジスタを用いたが、第７図のように、ＡＮＤ回路５５〜
６０とＮＯＲ回路６１〜６４と・インバータ６５．６６
でレベルセンシティブなスキャンレジスタを構成しても
よい。

また第１図に示した各回路ブロックは非同期のＩｆｔ序
回路を含んでも含まなくても良いが、仮に回路ブロック
７２が組み合わせ回路であるならば、その前段のラッチ
回路１７〜１９は除去することができる。

また第２図（ａ）のスキャンレジスタ内のラッチはイン
バータ２個を用いて帰還型のものを用いたが、第８図に
示すように、第２図（ａｌのインバータ４２゜４４を除
去した容量性のラッチを用いても構成することが可能で
ある。第８図の６７．６８は各々帯止容量を示している
。

ここで第８図においては、帰還用のインバータがないた
めに、４５〜４７のいずれかのｎ型ＭＯＳトランスミッ
ションゲートを通してインバータ４１．４３の入力に“
Ｈ”の信号が伝播すると、ｎ−ＭＯＳトランジスタのし
きい値電圧骨だけ“Ｈ”レベルが低下してしまう、この
ため第９図に示すように、ｐ型ＭＯ５）ランジスタロ９
．７０をプルアップ用に設け、“Ｈ”レベルを確保し、
インバータ４１．４３の雷通電流を防止したスキャンレ
ジスタを用いてもよい。

また、第８図、第９図で示されるラッチの方式は、第２
図（ｂ）のラッチにも同様に通用できる。

また、第２図（ａ）、　（ｂ）及び第８図、第９図に示
したｎ型とｐ型ＭＯ３）ランジスタ、及び電源電位と接
地電位は各々入れ換えても良い。

〔発明の効果〕

以上のように、この発明によれば、スキャンレジスタと
してスルー状態に設定可能なものを用い、さらにその出
力端子に同様にスルー状態設定可能なラッチ回路を接続
し、このラッチ回路の出力端子に対応する回路ブロック
の入力端子を接続するようにしたので、通常動作時には
、スキャンレジスタ及びラッチ回路をスルー状態にして
各回路ブロック間で信号の受は渡しが可能であり、一方
テスト動作時には、前回のテスト入カバターンを各回路
ブロックに印加し続けたままスキャン動作が行え、この
ため非同期順序回路を対象としたスキャンテストが容易
に実施できるようになり、従ってテスト設計が容易にな
り、非同期順序回路を含む大規模な集積回路の設計コス
トの削減が図れる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体集積回路装置の
回路図、第２図（ａｌは該装置のスキャンレジスタ回路
の一構成例を示す図、第２図（ｂｌは該装置のラッチ回
路の一構成例を示す図、第３図は従来の半導体集積回路
装置の回路図、第４図は従来装置のスキャンレジスタ回
路を示す図、第５図は従来装置の選択回路を示す図、第
６図は第１図の装置の動作を説明するための入出力端子
のタイミング図、第７図、第８図、第９図は各々本発明
の他の実施例によるスキャンレジスタ回路を示す回路図
である。 １・・・データクロック入力端子、２・・・スキャンイ
ン端子、６ａ、６ｂ・・・第１．第２のスキャンクロツ
タ入力端子、７・・・ラッチ用クロック入力端子、８〜
１６・・・スキャンレジスタ、１７〜２５・・・ラッチ
回路、７１〜７３・・・組み合わせ回路又は順序回路か
らなる回路ブロック、３８・・・スキャンアウト端子。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）少なくともそのうちの１つは順序回路を含む複数
   個の回路ブロック間でデータ伝送を行うとともに、上記
   各回路ブロックをスキャンテスト方式でテスト可能とし
   た半導体集積回路装置であって、 上記複数個の回路ブロック間の各々に、伝播されるデー
   タのビット数に対応して設けられ、通常動作時は前段回
   路ブロックの出力データをそのまま出力し、 テスト動作時は前段回路ブロックの出力データ又はスキ
   ャンテスト用のテストデータを外部クロックに同期して
   保持、出力し、 全体で１つのシフトレジスタ機能を有するよう各回路相
   互間がシフトレジスタパスで接続されてなる複数のスキ
   ャンレジスタと、 そのデータ入力端子が対応するスキャンレジスタのデー
   タ出力端子に接続して設けられ、 通常動作時は対応するスキャンレジスタの出力データを
   そのまま次段の回路ブロックに出力し、テスト動作時の
   スキャンモードにおいてはスキャン動作前の対応するス
   キャンレジスタの出力データを保持して該データを次段
   の回路ブロックに印加し続け、テストモードにおいては
   対応するスキャンレジスタの出力データを外部クロック
   に同期して保持、出力するラッチ回路と、 上記スキャンレジスタの各々に装置外部からテスト用の
   シリアルデータを設定するためのテストデータ設定手段
   と、 上記各スキャンレジスタのデータをシリアルデータとし
   て装置外部へ順次出力するためのテスト結果出力手段と
   、 通常動作とテスト動作の切り換え、スキャンモードとテ
   ストモードの切り換えを行う動作切り換え手段とを備え
   、 上記スキャンレジスタは第１、第２のラッチを有し、通
   常動作時及びテスト動作時のテストモード時には上記第
   １のラッチのみを介してデータを出力し、テスト動作時
   のスキャンモード時には上記第１及び第２のラッチを介
   してテストデータを出力するものであることを特徴とす
   る半導体集積回路装置。