JPS6339726A

JPS6339726A - 放電加工機の電源回路

Info

Publication number: JPS6339726A
Application number: JP17889986A
Authority: JP
Inventors: Mikiya Hamanaka; 浜中　三貴也
Original assignee: Amada Metrecs Co Ltd
Current assignee: Amada Metrecs Co Ltd
Priority date: 1986-07-31
Filing date: 1986-07-31
Publication date: 1988-02-20
Anticipated expiration: 2011-11-13
Also published as: JP2552655B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的〕（産業上の利用分野）この発明は、放電加工機の電源回路に関ザる。

（従来の技術）例えば、ワイレカット放電加工磯のような放電加工機に
おいては一般に、電源回路に放電回路を備えており、ゲ
ートパルスによりスイッチング用トランジスタ回路のオ
ン、オフを制御し、出力１〜ランジスタ回路を断続的に
駆動し、放電電極間に放電を起こさせる。

このような放電加工機の電源回路の従来の一例が第３図
に示されている。この従来の電源回路では、スイッチン
グ用トランジスタ回路が、１〜ランジスタＴｒ　１．Ｔ
ｒ　２．Ｔｒ　３．Ｔｒ　４にて構成されている。そし
て、このスイッチング用トランジスタ回路の入力にＮＡ
ＮＤゲートを接続し、ゲートパルスをこのＮＡＮＤゲー
トに与えてし）る。

また、スイッチング用トランジスタ回路の出力に出力Ｆ
ＥＴトランジスタを接続している。

そこで、ＮＡＮＤゲートにゲートパルスのＡイレベル信
号が与えられると、トランジスタＴｒ１がオフとなり、
トランジスタＴｒ　２．Ｔｒ　３６順次オフとなり、Ｆ
ＥＴはオフする。逆に、ゲートパルスがローレベルにな
ると、トランジスタＴｒ１がオンし、トランジスタＴｒ
　２．Ｔｒ　３もオンし、ＦＥＴが駆動され、電極間に
放電が起こる。

ところが、このような従来の放電加工機の電源回路では
、スイッチング用トランジスタＴｒ１〜Ｔｒ４のターン
オフ時間が長いために、波形の立ち下がりが鈍いものと
なり、出力トランジスタ回路の出力立ち下がりも鈍いも
のとなる問題があった。

（発明が解決しようとする問題点）上記のように、従来の放電加工機の電源回路では、出力
トランジスタ回路の波形の立ら下がりが鈍い問題があっ
た。

この発明の放電加工機の電源回路は、このような従来の
問題に鑑みてなされたものであって、出力トランジスタ
回路の立ち下がり特性を鋭いものにし、応答特性の速い
放電加工機のＮ源回路を提供することを目的とする。

［発明の構成］（問題点を解決するための手段）この発明の放電加工機の電源回路は、スイッチング用ト
ランジスタ回路とは別に、このスイッチング用トランジ
スタ回路よりも応答の速いカットオフ回路をゲートパル
ス入力回路に接続し、出力トランジスタ回路のターンオ
フをこのカットオフ回路によって行うようにしたもので
ある。

（作用）この発明の放電加工機の電源回路では、ゲートパルス入
力回路のゲートパルスによってスイッチング用トランジ
スタ回路をターンオンさせ、出力トランジスタ回路をオ
ンさせるが、逆に出力トランジスタ回路をターンオフさ
せる時には、ゲートパルス入力回路よりカットオフ回路
を通じて行い、出力トランジスタ回路の波形の立ち下が
りを鋭いものとする。

（実施例）第１図はこの発明の一実施例の回路構成を示すものであ
り、第３図に示した従来の放電加工間の電源回路１に対
し、カットオフ回路３を付加したものである。従って電
源回路１は、従来例と同様であって、ＮＡＮＤゲートを
備えたグー１へパルス回路５、トランジスタ丁ｒ１．丁
ｒ　２．Ｔｒ　３゜Ｔｒ４で構成されるスイッチング用
トランジスタ回路７、このトランジスタ回路７の出力端
子に接続された出力トランジスタ回路つとしてのＦＥＴ
とによって構成されている。

従って、ゲートパルス入力回路５のＮＡＮＤゲートにハ
イレベルゲートパルスが入力される時、このＮＡＮＤゲ
ートはトランジスタＴｒｉのベースに対しローレベル出
力を与え、トランジスタＴ「１をターンオフする。そし
てこのようにトランジスタＴｒ１がターンオフすると、
トランジスタＴｒ２、さらにＴｒ３が順次ターンオフし
、出力トランジスタ回路９のＦＥＴに対しローレベル出
力を与える。

逆にゲートパルス入力回路５のグー１〜パルス入力がロ
ーレベルにある時、ＮＡＮＤゲートの出力はハイレベル
となり、トランジスタＴｒ１をターンオンし、順次トラ
ンジスタＴｒ　２．Ｔｒ　３をターンオンし、トランジ
スタＴｒ４はターンオフし、出力トランジスタ回路９の
ＦＥＴのグー１〜にハイレベル出力を与える。

そこで、ゲートパルス入力回路５にハイ、ローのパルス
信号が入力されるとき、スイッチング用トランジスタ回
路７の各トランジスタのオン、オフにより出力トランジ
スタ回路９はオン、オフ制御され、電極Ｐｉ、Ｐ２ｆ！
！ｌを放電駆動する。

ところが、前記ゲートパルス入力回路５のＮＡＮＤゲー
トに与えられるゲートパルスがハイレベルとなり、スイ
ッチング用トランジスタ回路７を介してＦＥＴをオフす
るまでの時間は、第２図に示すように、スイッチング用
トランジスタ回路７の各トランジスタＴｒｉ〜Ｔｒ３が
順次ターンオフする時間を加え合わせたものとなる。そ
こで、従来の電源回路では、このＦＥＴのターンオフま
での時間が比較的長くかかり、パスル波形の立ち下がり
が鈍いものとなっていた。

ところが、この発明の実施例において付加されたカット
オフ回路３は、前記ゲートパルス入力回路５のＮＡＮＤ
ゲートと並列に接続されたＡＮＤゲートと、！−ランジ
スタＴｒ５とで構成され、トランジスタＴｒ５のコレク
タが前記スイッチング用１〜ランジスタ回路７のトラン
ジスタＴｒ４のベース側に接続されている。

そこでこのカッｌ−オフ回路３の動作について説明する
と、グー１〜パルス入力回路５に対するグー１〜パルス
がハイレベルとなるとき、カットオフ回路３のＡＮＤゲ
ートの出力はハイレベルとなり、トランジスタＴｒ５を
ターンオンする。従って、スイッチング用トランジスタ
回路７にそれまでヂャージされている電荷はこのカット
オフ回路３のトランジスタＴｒ５を介して瞬時にアース
に流されろことになる。そのため、スイッチング用トラ
ンジスタ回路７のトランジスタＴｒ４はベースが接地さ
れた状態となってターンオンし、出力ＦＥＴがオフする
こと（こなる。

このｊ−ランジスタＴｒ　５．Ｔｒ　４のターンオン時
間は、第２図（ｂ　）に示すように、前記スイッチング
用トランジスタ回路７のトランジスタＴｒ１〜Ｔｒ３の
ターンオフ時間を加え合せたもの」−りも充分に短いも
のであり、従って、グー１〜パルス入力回路５にハイレ
ベルのグー１〜パルスが印加され、出力ＦＥＴがターン
オフするまでの時間は、スイッチング用トランジスタ回
路７だけでＦＥＴをターンオフする時間よりも、王だけ
短くでき、応答速度を速めることができるのである。

なお、応答速度の短縮される時間Ｔは、使用り−るトラ
ンジスタＴｒ　５．Ｔｒ　４のターンオン時間特性によ
って決定されるものであり、通常このｌ−ランジスタＴ
ｒ　５．Ｔｒ　４のオンタイムは、トランジスタＴｒ　
１．Ｔｒ　２．Ｔｒ　３のオフタイムより充分短いもの
であり、上記のようにＦＥＴの応答速度の向上が図れる
のである。

この発明は上記の実施例に限定されるものではなく、特
許請求の範囲に記載された技術的思想の範囲内において
種々の変更が可能である。

「発明の効果］この発明は、上記の構成を有するため、従来スイッチン
グ用トランジスタ回路により出力１〜ランジスタ回路を
オフしていた場合に比べて、カットオフ回路により出力
トランジスタ回路を素速くターンオフすることができ、
電流波形の立ち下がりを鋭いものとし、応答特性を向上
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例の回路図、第２図は上記実
施例の動作を説明するタイミングチャート、第３図は従
来例の回路図である。１・・・電源回路３・・・カットオフ回路５・・・ゲートパルス入力回路７・・・スイッチング用トランジスタ回路９・・・出力
トランジスタ回路代理人　　弁理士　　三　好　　保　男大六− 票３図

Claims

【特許請求の範囲】

ゲートパルス入力回路と、このゲートパルス入力回路の
ゲートパルスによってオン、オフ制御されるスイッチン
グ用トランジスタ回路と、このスイッチング用トランジ
スタ回路によりオン、オフ制御され、電極間に放電を起
こさせる出力トランジスタ回路と、前記スイッチング用
トランジスタ回路とは別に前記ゲートパルス入力回路に
接続され、前記スイッチング用トランジスタ回路をオフ
にするゲートパルスに対して前記スイッチング用トラン
ジスタ回路よりも速い応答速度で前記出力トランジスタ
回路をオフにするカットオフ回路と、を備えて成る放電
加工機の電源回路。