JPS6340414A - 高速ｄａ変換器 - Google Patents
高速ｄａ変換器Info
- Publication number
- JPS6340414A JPS6340414A JP18486586A JP18486586A JPS6340414A JP S6340414 A JPS6340414 A JP S6340414A JP 18486586 A JP18486586 A JP 18486586A JP 18486586 A JP18486586 A JP 18486586A JP S6340414 A JPS6340414 A JP S6340414A
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- Japan
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- current
- transistor
- voltage
- switch
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、「発明の目的」
（産業上の利用分野）
本発明は、ＤＡ変換器を構成する電流源部分に改良を加
えた＾速ＤＡ変換器に関するものである。
えた＾速ＤＡ変換器に関するものである。
第４図と第５図を用いて従来例を説明する。第４図は、
電流出力形ＤＡ変換器の基本構成を示すブロック図であ
り、第５図は第４図のうち、１ビット分の構成を示した
従来手段の図である。
電流出力形ＤＡ変換器の基本構成を示すブロック図であ
り、第５図は第４図のうち、１ビット分の構成を示した
従来手段の図である。
第４図においては、変換対象のデジタル信号（ビット信
号）によりカレント・スイッチＳ１〜ｓｎをオン・オフ
し、予め重み付けされた電流源ａ１〜その結果、アナロ
グ変換信号としての電流１ｏを得ている。なお、ここで
論じているＤＡ変換器は電流出力形で、出力端子の電圧
レベルは常にＱｖに保たれている。
号）によりカレント・スイッチＳ１〜ｓｎをオン・オフ
し、予め重み付けされた電流源ａ１〜その結果、アナロ
グ変換信号としての電流１ｏを得ている。なお、ここで
論じているＤＡ変換器は電流出力形で、出力端子の電圧
レベルは常にＱｖに保たれている。
第５図においては、トランジスタＱ１とダイオードＤで
カレント・スイッチ（第４図の例えばスイッチｓ１）を
構成している。即ち、トランジスタＱ、のベースに変換
対象のデジタル信号の１ビット分を加えることで、ダイ
オードＤをオン・オフ制御している。差動型となってい
ないのは、バイポーラトランジスタだとベース電流のた
めＤΔ変換のｖ３度が落ちるからである。これを避ける
ため、１〜ランジスタＱ＋にＦＥＴ （電界効果形トラ
ンジスタ〉を使用すると高速化が困難となり、まｌこ、
ドライブの振幅が大きいことも高速性を妨げる原因にイ
ｆる。
カレント・スイッチ（第４図の例えばスイッチｓ１）を
構成している。即ち、トランジスタＱ、のベースに変換
対象のデジタル信号の１ビット分を加えることで、ダイ
オードＤをオン・オフ制御している。差動型となってい
ないのは、バイポーラトランジスタだとベース電流のた
めＤΔ変換のｖ３度が落ちるからである。これを避ける
ため、１〜ランジスタＱ＋にＦＥＴ （電界効果形トラ
ンジスタ〉を使用すると高速化が困難となり、まｌこ、
ドライブの振幅が大きいことも高速性を妨げる原因にイ
ｆる。
直流電源Ｖｒと増幅器ΔとＦ−ＴＥ Ｔ Ｑ ２と抵抗
Ｒ２で電流源（第１図の例えば電流源ａｔ）を構成する
。
Ｒ２で電流源（第１図の例えば電流源ａｔ）を構成する
。
〔発明が解決１）よ゛）とする問題点〕しかし、以上の
ような手段は次の問題点を有している、。
ような手段は次の問題点を有している、。
！ヘランジスタＱ、による片側ドライブのため、Ｆ Ｆ
−Ｔ−Ｑ ２のドレ、イン電圧は、オンとオフ時で異
イ１す、Ｆ Ｅ １ （：） ２の出力抵抗のため動作
点（ゲー１へ電圧）がわヂかに変化する。これは増幅器
へによるフィードバックのため、やがて打消されて出力
電流■、は一定になる。しかし、増幅器△は一般に精度
を要求されるので低速であり、出力電流ｒ、が安定する
まで時間が掛かる。これが従来手段を高速化する十での
ネックどなっている。
−Ｔ−Ｑ ２のドレ、イン電圧は、オンとオフ時で異
イ１す、Ｆ Ｅ １ （：） ２の出力抵抗のため動作
点（ゲー１へ電圧）がわヂかに変化する。これは増幅器
へによるフィードバックのため、やがて打消されて出力
電流■、は一定になる。しかし、増幅器△は一般に精度
を要求されるので低速であり、出力電流ｒ、が安定する
まで時間が掛かる。これが従来手段を高速化する十での
ネックどなっている。
本発明の目的は、電流源にかかる電圧がカレント・スイ
ッチの状態によらず一定になるようにし、高速動作を可
能とした電流出力形のＤＡ変換器を提供することである
。
ッチの状態によらず一定になるようにし、高速動作を可
能とした電流出力形のＤＡ変換器を提供することである
。
口、「発明の構成」
（問題点を解決するための手段）
本発明は、上記問題点を解決するために電流源と、変換
対象のデジタル信号によりオン・オフされる第１のカレ
ント・スイッチと、を備えた電流出力形ＤＡ変換器にお
いて、 電流源と第１のカレント・スイッチとの間に設ＧＪた抵
抗〈Ｒ７）と、 この抵抗（Ｒ＋ ）の電流源側に接続した第２のカレン
１−・スイッチと、 第２のカレント・スイッチに接続された補償用電流源と
、を備え、 第１のカレント・スイッチで生じる電圧変動を前記抵抗
（Ｒ１）と補償用電流により打消すようにした手段を講
じたものである。
対象のデジタル信号によりオン・オフされる第１のカレ
ント・スイッチと、を備えた電流出力形ＤＡ変換器にお
いて、 電流源と第１のカレント・スイッチとの間に設ＧＪた抵
抗〈Ｒ７）と、 この抵抗（Ｒ＋ ）の電流源側に接続した第２のカレン
１−・スイッチと、 第２のカレント・スイッチに接続された補償用電流源と
、を備え、 第１のカレント・スイッチで生じる電圧変動を前記抵抗
（Ｒ１）と補償用電流により打消すようにした手段を講
じたものである。
（実施例）
以上、図面を用いて本発明を詳しく説明する。
本発明は電流出力形の０人変換器であり、ブ「１ツク構
成は第４図と同じであるが、°電流源の構成に特徴があ
る。
成は第４図と同じであるが、°電流源の構成に特徴があ
る。
第１図は、本発明の要部構成例を示した図であり、第１
図は第４図のうち、１ビット分の構成を示した図である
。同図において、Ｄ＋ 、Ｄ２はダイオード、Ｑ＋ 、
Ｑ３は１〜ランジスタ、Ｑ２は「ＥＴ、Ａは増幅器、Ｒ
１，Ｒ２は抵抗である。
図は第４図のうち、１ビット分の構成を示した図である
。同図において、Ｄ＋ 、Ｄ２はダイオード、Ｑ＋ 、
Ｑ３は１〜ランジスタ、Ｑ２は「ＥＴ、Ａは増幅器、Ｒ
１，Ｒ２は抵抗である。
夕′イオードＯ１とトランジスタＱ１は第１のカレン１
へ・スイッチ（第４図の例えばｓｌ）を構成する。
へ・スイッチ（第４図の例えばｓｌ）を構成する。
非反転入力端子に電圧Ｖｒが印加された増幅器△と、こ
の増幅器への出力段にゲートが接続されソースが増幅器
Ａの反転入力端子に接続されたＦＥＴＱ２と、この増幅
器△とＦＥＴＱ２に一端が接続され細端がマイナス電源
電圧ＶＥＥに接続された抵抗１−〈２とで電流源を構成
する。この電流源に流れる電流１には、Ｉｂ＝Ｖｒ／Ｒ
２である。
の増幅器への出力段にゲートが接続されソースが増幅器
Ａの反転入力端子に接続されたＦＥＴＱ２と、この増幅
器△とＦＥＴＱ２に一端が接続され細端がマイナス電源
電圧ＶＥＥに接続された抵抗１−〈２とで電流源を構成
する。この電流源に流れる電流１には、Ｉｂ＝Ｖｒ／Ｒ
２である。
以上の第１のカレント・スイッチと電流源を設けている
点では、従来手段（第５図）ど同じである。本発明で新
たに付加した構成は、以下に示すものである。
点では、従来手段（第５図）ど同じである。本発明で新
たに付加した構成は、以下に示すものである。
■ 第１のカレン１〜・スイッチと電流源の間に抵抗Ｒ
＋を設（Ｊたこと。
＋を設（Ｊたこと。
■ トランジスタＱ３とダイオードＤ２とで構成される
第２のカレン１−・スイッチを設【Ｊ１これをＦＥＴＱ
２のドレインに接続したこと。
第２のカレン１−・スイッチを設【Ｊ１これをＦＥＴＱ
２のドレインに接続したこと。
■ 第２のカレント・スイッチに接続される補償用電流
源１１を設けたこと。
源１１を設けたこと。
なお、トランジスタＱ３のベースには、トランジスタＱ
１と同じ位相の切替え信号（変換対象のデジタル信号の
１ピッ１−分）が、印加されるが、この信号レベルは、
トランジスタＱ１．Ｑ３の動作を適切にするため異なっ
ている。
１と同じ位相の切替え信号（変換対象のデジタル信号の
１ピッ１−分）が、印加されるが、この信号レベルは、
トランジスタＱ１．Ｑ３の動作を適切にするため異なっ
ている。
第３図は第１図各部の信号のタイムヂャートである。
以上のように構成された第１図装置の動作を第３図を参
照しながら説明する。
照しながら説明する。
（イ） トランジスタＱ１．Ｑ３のベース電圧が“ｌｏ
ｗ”の時 この時は、トランジスタＱ１がオフであるからダイオー
ドＤ１はオンとなり、出力電流Ｉｋとして Ｉ ｋ＝
Ｖ ｒ ／ Ｒ２が流れる［第３図（２）参照］。
ｗ”の時 この時は、トランジスタＱ１がオフであるからダイオー
ドＤ１はオンとなり、出力電流Ｉｋとして Ｉ ｋ＝
Ｖ ｒ ／ Ｒ２が流れる［第３図（２）参照］。
この時の、トランジスタＱ１のエミッタ電圧は、ダイオ
ードＤ１の順方向電圧により−Ｖｏ＋である［第３図（
３）参照］。また、ＦＥＴＱ２のドレイン電圧は、トラ
ンジスタＱ１のエミッタ電圧より抵抗Ｒ１における電圧
降下分だけ低くなる。即ら、トランジスタＱ１のエミッ
タより、Ｒ１・ＩｋだＩ′ｊ低くなる。
ードＤ１の順方向電圧により−Ｖｏ＋である［第３図（
３）参照］。また、ＦＥＴＱ２のドレイン電圧は、トラ
ンジスタＱ１のエミッタ電圧より抵抗Ｒ１における電圧
降下分だけ低くなる。即ら、トランジスタＱ１のエミッ
タより、Ｒ１・ＩｋだＩ′ｊ低くなる。
（ロ） トランジスタＱＩ、Ｑ３のベース電圧が゛旧ｇ
ｈ ”の時 この時は、トランジスタＱＩがオンであるからダイオー
ドＤ、はオフとなる゛。従って、出力電流はＯである［
第３図（２）参照］。
ｈ ”の時 この時は、トランジスタＱＩがオンであるからダイオー
ドＤ、はオフとなる゛。従って、出力電流はＯである［
第３図（２）参照］。
一方、トランジスタＱ１はオンであるからＱ＋のエミッ
タ電圧は、トランジスタＱ１のベース電圧ＶＨよりＶＥ
ＩＥ（ベース・エミッタ順方向電圧）だけ低いレベルと
４Ｔる。これは、トランジスタＱ＋がオフの時よりＶＡ
だけ高い。
タ電圧は、トランジスタＱ１のベース電圧ＶＨよりＶＥ
ＩＥ（ベース・エミッタ順方向電圧）だけ低いレベルと
４Ｔる。これは、トランジスタＱ＋がオフの時よりＶＡ
だけ高い。
［第３図（３）参照］。
従って、もし、本発明の要素の１つである第２のカレン
ト・スイッチを設けていないとすれば、ＦＥＴＱ２のド
レイン電圧は抵抗Ｒ１を介して、電圧ＶＡだけ引上げｊ
うれる［第３図（４）の点線波形を参照］。
ト・スイッチを設けていないとすれば、ＦＥＴＱ２のド
レイン電圧は抵抗Ｒ１を介して、電圧ＶＡだけ引上げｊ
うれる［第３図（４）の点線波形を参照］。
しかし、本発明においては、ＶＡ＝ＲＩ ・Ｉ！とな
るように第２のカレント・スイッチと補償用電流源■１
を設けているので、この補償電流■１により抵抗Ｒ１に
は電圧降下ＶＡが生じる。従って、トランジスタＱ１の
エミッタ電ＩＴ：変化は打消される。その結果、第３図
（４）の実線で示すように本発明では、ＦＥＴＱ２のド
レイン電圧は一定であり、ＦＥＴＱ２のグー１へ電圧も
変化しない［第３図（５）の実！９参照］。なお、第３
図で点線で示した波形は本発明による補償がない場合で
ある。
るように第２のカレント・スイッチと補償用電流源■１
を設けているので、この補償電流■１により抵抗Ｒ１に
は電圧降下ＶＡが生じる。従って、トランジスタＱ１の
エミッタ電ＩＴ：変化は打消される。その結果、第３図
（４）の実線で示すように本発明では、ＦＥＴＱ２のド
レイン電圧は一定であり、ＦＥＴＱ２のグー１へ電圧も
変化しない［第３図（５）の実！９参照］。なお、第３
図で点線で示した波形は本発明による補償がない場合で
ある。
このように、本発明ではＦＥＴＱ２のゲート電圧が変化
しないので、増幅器への遅い応答が出力電流１ｋに現れ
ることがなく ２Ｔす、高速動作が可能となる。
しないので、増幅器への遅い応答が出力電流１ｋに現れ
ることがなく ２Ｔす、高速動作が可能となる。
なお、出力電流１ｉを出力している時は、トランジスタ
Ｑ３はオフとなっているので、第２のカレント・スイッ
チによるＩｋの精成の低下はない。
Ｑ３はオフとなっているので、第２のカレント・スイッ
チによるＩｋの精成の低下はない。
第２図は第１図の回路をローノイズ化した構成例である
。第２図が第１図と異なる点は、抵抗Ｒ１とＦ Ｅ Ｔ
Ｑ ２の間に、ＦＥＴＱ、Ｉと抵抗Ｒ３とコンデンサ
Ｃを挿入したことである。
。第２図が第１図と異なる点は、抵抗Ｒ１とＦ Ｅ Ｔ
Ｑ ２の間に、ＦＥＴＱ、Ｉと抵抗Ｒ３とコンデンサ
Ｃを挿入したことである。
通常、ＤＡ変換器の出力には電流源を構成する増幅器の
ノイズが加わっている。このノイズを低減するため、コ
ンデンサＣでノイズをバイパスし、をカットオフ周波数
として、それ以上の周波数ノイズ成分を取除くことがで
きる。
ノイズが加わっている。このノイズを低減するため、コ
ンデンサＣでノイズをバイパスし、をカットオフ周波数
として、それ以上の周波数ノイズ成分を取除くことがで
きる。
しかし、このような回路を実用するためにもカスコード
・トランジスタＱ４のドレイン電圧が一定ということが
必要である。第２図では、トランジスタＱ３とダイオー
ドＤ２のカレント・スイッチと抵抗Ｒ１により、Ｑ４の
（Ｊレイン電圧を一定に保っている。
・トランジスタＱ４のドレイン電圧が一定ということが
必要である。第２図では、トランジスタＱ３とダイオー
ドＤ２のカレント・スイッチと抵抗Ｒ１により、Ｑ４の
（Ｊレイン電圧を一定に保っている。
なお、第２のカレント・スイッチは差動トランジスタ形
に構成しても良い。
に構成しても良い。
また、トランジスタＱ１のコレクタから出力電流１ｋを
取出すことも考えられる。しかし、この場合は、この出
力電流ｒｋに補償電流■１が重畳してしまう。これを避
けるため、ダイオードＤ２とトランジスタＱ＋のコレク
タ（ＶＣＣ２とＶＣＣｌ〉を接続すれば良い。このよう
にすると、オフセット分として補償電流■１は存在する
が、スイッチ電流はＩｋであり、オフセット分は後の回
路で消去することができる。
取出すことも考えられる。しかし、この場合は、この出
力電流ｒｋに補償電流■１が重畳してしまう。これを避
けるため、ダイオードＤ２とトランジスタＱ＋のコレク
タ（ＶＣＣ２とＶＣＣｌ〉を接続すれば良い。このよう
にすると、オフセット分として補償電流■１は存在する
が、スイッチ電流はＩｋであり、オフセット分は後の回
路で消去することができる。
ハ、１本発明の効果」
以上述べたＪζうに、本発明によれば、次の効果が得ら
れる。
れる。
■ 電流源の出力電圧を一定に保つので、電流源を構成
する増幅器Ａの遅い応答が出力電流に現れることがなく
なり、高速動作が可能となる。
する増幅器Ａの遅い応答が出力電流に現れることがなく
なり、高速動作が可能となる。
■ トランジスタＱ、がオン時のエミッタ電圧の変化Ｖ
Ａは、ＶＡ ＝Ｖ［＋ −”ＶＢ Ｅ ＋Ｖｏ ＋であ
る［第３図（３）を参照］、、ＶＨはトランジスタＱ
＋のベースに加える信号の”ｈｉｇｌゾレベル電圧であ
り、ＶＢＥはトランジスタＱ ＋のベース・エミッタ間
電圧である。従って、１〜ランジスタＱ＋とダイオード
Ｄ盲の温石と渇Ｉ良係数を一致させておＩＪば、ＶＢＥ
とＶＯ＋の温度変動分をキャンセルでき、補償を確実に
行える。
Ａは、ＶＡ ＝Ｖ［＋ −”ＶＢ Ｅ ＋Ｖｏ ＋であ
る［第３図（３）を参照］、、ＶＨはトランジスタＱ
＋のベースに加える信号の”ｈｉｇｌゾレベル電圧であ
り、ＶＢＥはトランジスタＱ ＋のベース・エミッタ間
電圧である。従って、１〜ランジスタＱ＋とダイオード
Ｄ盲の温石と渇Ｉ良係数を一致させておＩＪば、ＶＢＥ
とＶＯ＋の温度変動分をキャンセルでき、補償を確実に
行える。
第１図と第２図は本発明に係る高３！ＤＡ変換器の構成
例を示す図、第３図は第１図の各部の信号のタイムチト
−ト、第４図は電流出力形Ｄ△変換器の基本的ブロック
図、第５図は従来例を示す図である。 ＤＩ、１．）２・・・ダイオード、Ｑ＋、Ｑ３・・何〜
ランジスタ、Ｑ２ 、Ｑ４・・・Ｆ ＩＥ ’ｒ、△・
・・増幅器、Ｒ＋。 Ｒ２，Ｒ３・・・抵抗、Ｃ・・・コンデンリ。 第３図 第４図 第５図
例を示す図、第３図は第１図の各部の信号のタイムチト
−ト、第４図は電流出力形Ｄ△変換器の基本的ブロック
図、第５図は従来例を示す図である。 ＤＩ、１．）２・・・ダイオード、Ｑ＋、Ｑ３・・何〜
ランジスタ、Ｑ２ 、Ｑ４・・・Ｆ ＩＥ ’ｒ、△・
・・増幅器、Ｒ＋。 Ｒ２，Ｒ３・・・抵抗、Ｃ・・・コンデンリ。 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 電流源と、変換対象のデジタル信号によりオン・オフさ
れる第１のカレント・スイッチと、を備えた電流出力形
ＤＡ変換器において、 電流源と第１のカレント・スイッチとの間に設けた抵抗
（Ｒ＿１）と、 この抵抗（Ｒ＿１）の電流源側に接続した第２のカレン
ト・スイッチと、 第２のカレント・スイッチに接続された補償用電流源と
、を備え、 第１のカレント・スイッチで生じる電圧変動を前記抵抗
（Ｒ＿１）と補償用電流により打消すようにしたことを
特徴とする高速ＤＡ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18486586A JPS6340414A (ja) | 1986-08-06 | 1986-08-06 | 高速ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18486586A JPS6340414A (ja) | 1986-08-06 | 1986-08-06 | 高速ｄａ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6340414A true JPS6340414A (ja) | 1988-02-20 |
Family
ID=16160663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18486586A Pending JPS6340414A (ja) | 1986-08-06 | 1986-08-06 | 高速ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6340414A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54157464A (en) * | 1978-06-02 | 1979-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Digital-analog converter |
| JPS55135420A (en) * | 1979-04-04 | 1980-10-22 | Philips Nv | Electrnic switch |
-
1986
- 1986-08-06 JP JP18486586A patent/JPS6340414A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54157464A (en) * | 1978-06-02 | 1979-12-12 | Nippon Telegr & Teleph Corp <Ntt> | Digital-analog converter |
| JPS55135420A (en) * | 1979-04-04 | 1980-10-22 | Philips Nv | Electrnic switch |
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