JPS6342091A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPS6342091A JPS6342091A JP61184457A JP18445786A JPS6342091A JP S6342091 A JPS6342091 A JP S6342091A JP 61184457 A JP61184457 A JP 61184457A JP 18445786 A JP18445786 A JP 18445786A JP S6342091 A JPS6342091 A JP S6342091A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、アドレス信号等からそのレベル変化の度に
クロック信号を作り出すパルス発生回路に関するもので
ある。
クロック信号を作り出すパルス発生回路に関するもので
ある。
第２図は非同期形メモリのアドレス信号からクロック信
号を作り出し内部的に同期形メモリとして動作させるた
めの従来のパルス発生回路を示す回路図でああり、（１
）は電源、（２１は接地線、１３１はアドレスドライバ
等から矩形波状入力信号ｖ３が与えられる入力端子、（
４１はシリーズ接続された３段ＣＭＯＥ＋インバータで
構成され入力が入力端子（３１に接続され遅延時間Ｔ（
ｌなる反転信号を出力する遅延回路、ｕｔｌｆｉ遅延回
路（４］の出力につながり遅延信号ｖ５が現われる節点
、）６１は２つの入力が入力端子１３１と節点＋５１
ＩＣつながるＣＭＯ８ＮＯＲゲート、（７）はＮＯＲゲ
ート（６１の出力につながり、信号ｖ７が現われるｗＪ
点、（８）は以下説明するように３つの入力に節点１７
１ 、 ＋５１と入力端子（３）が接続された図の右上
に示す０ＭＯ８のＡＮＤとＮＯ只の合成論理回路、（９
）は合成論理（ロ）路（８）の出力につながり必要とす
るクロック信号等である出力信号ｖ９が現われる出力端
子である。
号を作り出し内部的に同期形メモリとして動作させるた
めの従来のパルス発生回路を示す回路図でああり、（１
）は電源、（２１は接地線、１３１はアドレスドライバ
等から矩形波状入力信号ｖ３が与えられる入力端子、（
４１はシリーズ接続された３段ＣＭＯＥ＋インバータで
構成され入力が入力端子（３１に接続され遅延時間Ｔ（
ｌなる反転信号を出力する遅延回路、ｕｔｌｆｉ遅延回
路（４］の出力につながり遅延信号ｖ５が現われる節点
、）６１は２つの入力が入力端子１３１と節点＋５１
ＩＣつながるＣＭＯ８ＮＯＲゲート、（７）はＮＯＲゲ
ート（６１の出力につながり、信号ｖ７が現われるｗＪ
点、（８）は以下説明するように３つの入力に節点１７
１ 、 ＋５１と入力端子（３）が接続された図の右上
に示す０ＭＯ８のＡＮＤとＮＯ只の合成論理回路、（９
）は合成論理（ロ）路（８）の出力につながり必要とす
るクロック信号等である出力信号ｖ９が現われる出力端
子である。
ところで論理回路（８）の中身につ・ハて考えると、図
からもわかるようにＰ−ｆ−ヤネルＭＯＳトランジスタ
（以下Ｐ −ＭＯ８Ｔと略記） （１０ｐ）とｎチャネ
ルＭＯＳトランジスタ（以下ｎ−Ｍ０８ Ｔ と略記（
１０ｎ）、ｐ −Ｍ ＯＳ Ｔ （ｌｉｐ）と
ｎ−ＭＯ８Ｔ（ＩＩｎ）およびｐ−Ｍ０８Ｔ（１２ｐ
ｌ）、（１２ｐ２）とｎ−Ｍ０８Ｔ（ｌｌｎ）とがいず
れも共通の信号でｉ＃Ｉｉｆ［ｌされて対をなし、その
それぞれの信号がＶａ、Ｖ３゜ｖ′ｒ′ｃある。点線−
で図の如く結合した場合を想定するとわかるように１ま
ず、ｐ−ＭＯ８Ｔ（１１１ｐｌ）、 （１２ｐ２ ）全
１つのｐ−ＭＯ８Ｔ（１２ｐ−）に置きかえてでもよい
。次に並列接続されたｐ−ＭＯ８Ｔ（１Ｏｐ）。
からもわかるようにＰ−ｆ−ヤネルＭＯＳトランジスタ
（以下Ｐ −ＭＯ８Ｔと略記） （１０ｐ）とｎチャネ
ルＭＯＳトランジスタ（以下ｎ−Ｍ０８ Ｔ と略記（
１０ｎ）、ｐ −Ｍ ＯＳ Ｔ （ｌｉｐ）と
ｎ−ＭＯ８Ｔ（ＩＩｎ）およびｐ−Ｍ０８Ｔ（１２ｐ
ｌ）、（１２ｐ２）とｎ−Ｍ０８Ｔ（ｌｌｎ）とがいず
れも共通の信号でｉ＃Ｉｉｆ［ｌされて対をなし、その
それぞれの信号がＶａ、Ｖ３゜ｖ′ｒ′ｃある。点線−
で図の如く結合した場合を想定するとわかるように１ま
ず、ｐ−ＭＯ８Ｔ（１１１ｐｌ）、 （１２ｐ２ ）全
１つのｐ−ＭＯ８Ｔ（１２ｐ−）に置きかえてでもよい
。次に並列接続されたｐ−ＭＯ８Ｔ（１Ｏｐ）。
（ｌｉｐ）と直列接続されたｎ−ＭＯ８Ｔ（１０ｎ）、
（ｌｉｐ）は、Ｖａ、Ｖ３が同時１（（Ｈ１ｇｈレベル
の意）の時のみそれぞれ、遮断、導通となり、それ以外
の時、それぞれ導通、ｆｆ断となる。すなわち、前者を
ｐ−ＭＯ８Ｔ（１４ｐ）、後者１ｋｎ−ＭＯ８Ｔ（１４
ｎ）に置き換え、両者のゲートを共通接続しこれに、■
６と■のＡＮＤ（以下（Ｖ’）−ｆｆ３）と略記）を与
える元の回路と等価になる。（以上のｐ−ＭＯ８Ｔ（Ｉ
ｇｐ）。
（ｌｉｐ）は、Ｖａ、Ｖ３が同時１（（Ｈ１ｇｈレベル
の意）の時のみそれぞれ、遮断、導通となり、それ以外
の時、それぞれ導通、ｆｆ断となる。すなわち、前者を
ｐ−ＭＯ８Ｔ（１４ｐ）、後者１ｋｎ−ＭＯ８Ｔ（１４
ｎ）に置き換え、両者のゲートを共通接続しこれに、■
６と■のＡＮＤ（以下（Ｖ’）−ｆｆ３）と略記）を与
える元の回路と等価になる。（以上のｐ−ＭＯ８Ｔ（Ｉ
ｇｐ）。
（１４ｐ）、ｎ−ＭＯ８Ｔ（１４ｎ）＃：を図に示さず
。）このように考えると、ｐ−ＭＯ８Ｔ（１ａｐ） 、
（１４ｐ）が電源＋１１と出力端子（９）の間に直列
接続され、 ｎ−ｕｏｓＴ（１ｇｎ）、（１４ｎ）が出
力端子（９）と接地線（２１との間に並列接続されてい
るからＮＯＲゲートを構成し、結局図の右上に示し九等
画論理回路の如くになる。
。）このように考えると、ｐ−ＭＯ８Ｔ（１ａｐ） 、
（１４ｐ）が電源＋１１と出力端子（９）の間に直列
接続され、 ｎ−ｕｏｓＴ（１ｇｎ）、（１４ｎ）が出
力端子（９）と接地線（２１との間に並列接続されてい
るからＮＯＲゲートを構成し、結局図の右上に示し九等
画論理回路の如くになる。
従来のパルス発生回路は以上のように構成されていたの
で、以下のように動作する。第４図ＩＵ〜ｔｅｌ Ｈ横
軸に共通の時刻の流れを示し縦軸にそれぞれの論理レベ
ルを示す、従来のパルス発生回路の各部の信号のタイミ
ング図であり図（＆１に示す如く、ｖ３が、時刻１．・
でＬ （Ｌｏｗレベルの意）からＨＶＣ，時間３Ｔｏ経
過後の時刻ｔ１゜で■からり０時間ｓ’ｒ□経過後のｃ
ｌ＠でＬからＨに、時間Ｔｏ経過後の時刻ｔ４・でＨか
らＬに、時間４Ｔ。
で、以下のように動作する。第４図ＩＵ〜ｔｅｌ Ｈ横
軸に共通の時刻の流れを示し縦軸にそれぞれの論理レベ
ルを示す、従来のパルス発生回路の各部の信号のタイミ
ング図であり図（＆１に示す如く、ｖ３が、時刻１．・
でＬ （Ｌｏｗレベルの意）からＨＶＣ，時間３Ｔｏ経
過後の時刻ｔ１゜で■からり０時間ｓ’ｒ□経過後のｃ
ｌ＠でＬからＨに、時間Ｔｏ経過後の時刻ｔ４・でＨか
らＬに、時間４Ｔ。
経過後のｔ軸で、ＬからＨにそれぞれ変化すると、図＋
ｂｌに示す如＜ ｙａは、７３１に反転しかつ時間可だ
け遅れた信号となる。つまり時刻ｔ１・、を鴬。ｔ ’
１ａｎｅ ｔ４゜＊七＠６より−だけ遅れた時刻ｔ１１
＋ ｔＩＩｓ ｔＩｌ＋ ｔ４１ｅ ｔｉｌで、Ｖ３
と逆の方向にレベル変化をする。こ＼で’ｒｏはアドレ
ス信号等の場合これｔ周期に複数のアドレス信号のどれ
かが少くとも１つ変化するようになっていて、たまたま
ｖ３がＴＯごとに変化しない場合を示している。また以
下の動作では、このレベル変化をしない時間の長い無関
係であるから、時刻１．・から、ｔ、。までについて説
明する。
ｂｌに示す如＜ ｙａは、７３１に反転しかつ時間可だ
け遅れた信号となる。つまり時刻ｔ１・、を鴬。ｔ ’
１ａｎｅ ｔ４゜＊七＠６より−だけ遅れた時刻ｔ１１
＋ ｔＩＩｓ ｔＩｌ＋ ｔ４１ｅ ｔｉｌで、Ｖ３
と逆の方向にレベル変化をする。こ＼で’ｒｏはアドレ
ス信号等の場合これｔ周期に複数のアドレス信号のどれ
かが少くとも１つ変化するようになっていて、たまたま
ｖ３がＴＯごとに変化しない場合を示している。また以
下の動作では、このレベル変化をしない時間の長い無関
係であるから、時刻１．・から、ｔ、。までについて説
明する。
説明の便宜上、時刻ｔｎからｔｌｌまでをＴＡ 、 ｔ
ｌ。
ｌ。
からｔ！。までをＴＢ 、 を鵞。からｔ雪、までをＴ
ａ 、 ｔ＝１からｔ＝、までをπとすると、ｖ７は入
力をＶｓ 、 ７５とするとＮＯＲゲート１Ｇ）の出力
であるからＴＣの時のみ、 Ｖ３ 、 Ｖａが同時にＬ
でＨでありその他の時は、Ｌとなるので図（０１の如く
になる。次にｖ９について考える前に第２図右上の合成
論理回路（８）の中のＡＮＤ、回路の出力（Ｘ）につい
て求める。
ａ 、 ｔ＝１からｔ＝、までをπとすると、ｖ７は入
力をＶｓ 、 ７５とするとＮＯＲゲート１Ｇ）の出力
であるからＴＣの時のみ、 Ｖ３ 、 Ｖａが同時にＬ
でＨでありその他の時は、Ｌとなるので図（０１の如く
になる。次にｖ９について考える前に第２図右上の合成
論理回路（８）の中のＡＮＤ、回路の出力（Ｘ）につい
て求める。
このＡＮＤの出力＋Ｋｌは実際の回路中に該当する所が
ないがこの電位ｖｘを考えるとわかりやすいのでこれを
図１＋１１に示す。
ないがこの電位ｖｘを考えるとわかりやすいのでこれを
図１＋１１に示す。
Ａ Ｎ Ｄ （８ａ）の入力Ｖ３．Ｖ５が同時に■とな
るＴｄの時のみ出力がＨとなるから同様のことを他の時
間帯に適用して図１ｄｌの如くＫなる。Ｎ０Ｒ（８ｂ）
の８人力、Ｖ７．Ｖｘが同時にＬとなる時間帯ＴＢ、Ｔ
Ｄの時のみ出力がＨとなるから、ｖ９は因＋ｅｒの如く
になる。
るＴｄの時のみ出力がＨとなるから同様のことを他の時
間帯に適用して図１ｄｌの如くＫなる。Ｎ０Ｒ（８ｂ）
の８人力、Ｖ７．Ｖｘが同時にＬとなる時間帯ＴＢ、Ｔ
Ｄの時のみ出力がＨとなるから、ｖ９は因＋ｅｒの如く
になる。
上記のような従来のパルス発生回路では、必要とするト
ランジスタ数が多く消費電力やパタ−ン面積の増大を招
くといった問題点があった。
ランジスタ数が多く消費電力やパタ−ン面積の増大を招
くといった問題点があった。
この発明は上記の如き問題点を解決するためになされた
もので、より少ないトランジスタでｒｏｌ路を採用する
ことによりパターン面積の小さなパルス発生回路ヲ機供
することを目的とする。
もので、より少ないトランジスタでｒｏｌ路を採用する
ことによりパターン面積の小さなパルス発生回路ヲ機供
することを目的とする。
この発明に係るパルス発生回路は、両入力に第１のレベ
ルが与えられている場合、出力に第２のレベルが現われ
、いずれか一方の入力に前記第２のレベルが与えられて
いる場合、出力に前記第１のレベルが現われる８人力ｌ
出力の論理ゲートにおいて、前者の場合から、いずれか
一方の入力に与えられる電位が前記第２のレベルの方向
に変化しても前記第１１第２のレペルルの間にある臨界
電位を越えない限り出力が前記第２のレベルを維持する
ようにされる一万、いずれも充分速い入力のレベル変化
に対し、出力の前記第１のレベルから前記第２のレベル
への変化時間が逆の変化時間より長くされ九２つのイン
バータの入力にレベルが変化間の時間が一定周期の整数
倍である矩形波状の互に相補の２つの入力信号をそれぞ
れ与え、２つの前記インバータの反転した出力をそれぞ
れ前記論理ゲートの２つの入力に与え、前記入力信号の
レベル変化ごとに、前記論理ゲートの出力が前記一定周
期内に前記！ｌのレベルから前記第２のレベルになった
後前記第１のレベルに復帰するように前記変化時間を設
定したものである。
ルが与えられている場合、出力に第２のレベルが現われ
、いずれか一方の入力に前記第２のレベルが与えられて
いる場合、出力に前記第１のレベルが現われる８人力ｌ
出力の論理ゲートにおいて、前者の場合から、いずれか
一方の入力に与えられる電位が前記第２のレベルの方向
に変化しても前記第１１第２のレペルルの間にある臨界
電位を越えない限り出力が前記第２のレベルを維持する
ようにされる一万、いずれも充分速い入力のレベル変化
に対し、出力の前記第１のレベルから前記第２のレベル
への変化時間が逆の変化時間より長くされ九２つのイン
バータの入力にレベルが変化間の時間が一定周期の整数
倍である矩形波状の互に相補の２つの入力信号をそれぞ
れ与え、２つの前記インバータの反転した出力をそれぞ
れ前記論理ゲートの２つの入力に与え、前記入力信号の
レベル変化ごとに、前記論理ゲートの出力が前記一定周
期内に前記！ｌのレベルから前記第２のレベルになった
後前記第１のレベルに復帰するように前記変化時間を設
定したものである。
この発明におｈては、２つのインバータが、論理ゲート
に第１のレベルから第２のレベルに変化する時間を適当
な長さにし第２のレベルから第１のレベルの変化時間を
短くした互に相補の信号を与える。
に第１のレベルから第２のレベルに変化する時間を適当
な長さにし第２のレベルから第１のレベルの変化時間を
短くした互に相補の信号を与える。
第１図はこの発明の一実施例を示す回路図であり、Ｉｌ
＋ 、 ＋１２１、＋９１はいずれも従来の同一符号の
ものと同一またに相当部分、（３ａ）、（３ｂ）は互に
相補の入力信号Ｖ３ａ、Ｖ３ｂ ｔ”それぞれ与えられ
るいずれも入力端子であって、この実施例では、アドレ
スバッファ回路からの互に相補となる出力端子、（２０
ａ）、（２０ｂ）ｉｊそれぞれ入力端子（８ａ）、（８
１：Ｉ）から信号か与えられるいずれも第１のレベルか
ら第２のレベルとなる出力の立上りの方が第２レベルか
ら第１のレベルになるよりも緩やかであってこの実施例
では第１のレベルが■、第２のレベルがＬであるインバ
ータ、（ｔｌａ）、（ｊＮＩａ）、（２３ａ）は電源Ｉ
ｌｌと接地線（２１の間に順に直列接続され中央のゲー
トが電源Ｉｌｌに接続され先頭と後尾の共通接続された
ゲートをインバータ（１０ａ）の入力とし、先頭七中夫
の接続点をインバータ（ｌａ）の出力とするそれぞれｐ
−ＭＯ８Ｔ 、 ｎ−ＭＯＥｉτ、ｎ−Ｍ０８Ｔ、（２
４ａ）は、ｎ−ｕＯ８Ｔ（２２ａ）、（２８ａ）の接続
点と接地線（２）の間に接続されたキャパシタ、（ｌｂ
）、（２２ｂ）、（＋３ｂ）、（ｉ９４ｂ）はインバー
タ（ｇＯａ）と同構成のインバータ（２０ｂ） ｉ構成
するそれぞれ、ｐ−ＭＯ８Ｔ、ｎ−ＭＯ８Ｔ、ｎ−ＭＯ
８Ｔ、キャパシタ、（３０ａ）、（３０ｂ）はそれぞれ
、インバータ（ＳｌＯａ）。
＋ 、 ＋１２１、＋９１はいずれも従来の同一符号の
ものと同一またに相当部分、（３ａ）、（３ｂ）は互に
相補の入力信号Ｖ３ａ、Ｖ３ｂ ｔ”それぞれ与えられ
るいずれも入力端子であって、この実施例では、アドレ
スバッファ回路からの互に相補となる出力端子、（２０
ａ）、（２０ｂ）ｉｊそれぞれ入力端子（８ａ）、（８
１：Ｉ）から信号か与えられるいずれも第１のレベルか
ら第２のレベルとなる出力の立上りの方が第２レベルか
ら第１のレベルになるよりも緩やかであってこの実施例
では第１のレベルが■、第２のレベルがＬであるインバ
ータ、（ｔｌａ）、（ｊＮＩａ）、（２３ａ）は電源Ｉ
ｌｌと接地線（２１の間に順に直列接続され中央のゲー
トが電源Ｉｌｌに接続され先頭と後尾の共通接続された
ゲートをインバータ（１０ａ）の入力とし、先頭七中夫
の接続点をインバータ（ｌａ）の出力とするそれぞれｐ
−ＭＯ８Ｔ 、 ｎ−ＭＯＥｉτ、ｎ−Ｍ０８Ｔ、（２
４ａ）は、ｎ−ｕＯ８Ｔ（２２ａ）、（２８ａ）の接続
点と接地線（２）の間に接続されたキャパシタ、（ｌｂ
）、（２２ｂ）、（＋３ｂ）、（ｉ９４ｂ）はインバー
タ（ｇＯａ）と同構成のインバータ（２０ｂ） ｉ構成
するそれぞれ、ｐ−ＭＯ８Ｔ、ｎ−ＭＯ８Ｔ、ｎ−ＭＯ
８Ｔ、キャパシタ、（３０ａ）、（３０ｂ）はそれぞれ
、インバータ（ＳｌＯａ）。
（２０ｂ）の出力に接続する節点、■は両入力に第１の
レベルが与えられている場合、出力に第２のレベルが現
われ、いずれか一方の入力に第２のレベルが与えられて
いる場合、出力に第１のレベルが現われるものにおいて
、前者の場合からい２ずれか一万の入力に与えられる電
位が第１のレベルから第２のレベルの方向に変化しても
、ｗＪｌ、第２のレベルにある臨界電位？越えない限り
出力が第２のレベルを維持する８人力ｌ出力の論理ゲー
トであって、この実施例では！ｇｌのレベルがＨ１第２
のレベルがＬである時の２人カＨＡＮＤゲートである。
レベルが与えられている場合、出力に第２のレベルが現
われ、いずれか一方の入力に第２のレベルが与えられて
いる場合、出力に第１のレベルが現われるものにおいて
、前者の場合からい２ずれか一万の入力に与えられる電
位が第１のレベルから第２のレベルの方向に変化しても
、ｗＪｌ、第２のレベルにある臨界電位？越えない限り
出力が第２のレベルを維持する８人力ｌ出力の論理ゲー
トであって、この実施例では！ｇｌのレベルがＨ１第２
のレベルがＬである時の２人カＨＡＮＤゲートである。
なおＨＡＮＤゲート■は電源…と出力端子（９）の間に
並列接続されたｐ−ＭＯ８Ｔ（４１１） ） （ｕｐ）
と、出力端子（９）と接地線（２１０間に直列接続され
たｎ−ＭＯ８Ｔ（４１ｎ） 、 （４ａｎ）で構成され
ｐ−ＭＯ８Ｔ（４１ｐ）と％−ＭＯ８Ｔ（４１ｎ） 。
並列接続されたｐ−ＭＯ８Ｔ（４１１） ） （ｕｐ）
と、出力端子（９）と接地線（２１０間に直列接続され
たｎ−ＭＯ８Ｔ（４１ｎ） 、 （４ａｎ）で構成され
ｐ−ＭＯ８Ｔ（４１ｐ）と％−ＭＯ８Ｔ（４１ｎ） 。
ｐ−ＭＯ８Ｔ（４ｇｐ）とｎ−ＭＯ８？（口ｎ）それぞ
れの対の共通接続されたゲートにそれぞれ節点（３０ａ
）。
れの対の共通接続されたゲートにそれぞれ節点（３０ａ
）。
（８０ｂ）に接続されている。
この実施例は上記のように構成したので、以下のように
動作する。第２図（＆１〜ｔｅｌ Ｈ１横軸に共通の時
刻の流れを示し、縦軸にそれぞれの論理レベルもしくは
電位を示すこの実施例の６部の信号のタイミング図であ
り、図ｔａｌ 、 （ｂ＋にそれぞれ示すように入力端
子（８ａ）、（３ｂ）にそれぞれ与えられる互に相補の
Ｖ３１Ｌ、Ｖ３ｂが時刻ｔ１ｅでそれぞれＬからＨ，Ｈ
からＬに、時間８Ｔｏ経過後の時刻１１・でそれぞれＨ
からり、ＬがらＨＶｃ。
動作する。第２図（＆１〜ｔｅｌ Ｈ１横軸に共通の時
刻の流れを示し、縦軸にそれぞれの論理レベルもしくは
電位を示すこの実施例の６部の信号のタイミング図であ
り、図ｔａｌ 、 （ｂ＋にそれぞれ示すように入力端
子（８ａ）、（３ｂ）にそれぞれ与えられる互に相補の
Ｖ３１Ｌ、Ｖ３ｂが時刻ｔ１ｅでそれぞれＬからＨ，Ｈ
からＬに、時間８Ｔｏ経過後の時刻１１・でそれぞれＨ
からり、ＬがらＨＶｃ。
時間ｇ’ｒ□経過後の時刻１．・でそれぞれＬから■。
ＨからＩｔｓ、時間Ｔｏ経過後の時刻ｔ４゜でそれぞれ
Ｈからり、ＬからＨに、時間４Ｔｏ ’ｆ＋過後の時刻
ｔ１０でそれぞれＬからＨ，ＨからＬに変化する場合を
考える０Ｖ２０ａ、 Ｖ２０ｂの波形を知るためにイン
バータ（ｇＯａ）、（ＲＯｂ）は同形であり、かつ入力
の変化時のみ考慮すれば良い回路であるから、インバー
タ（ｌｏＯａ）の入力Ｖａの時刻ｔ１．とｔＩｏの変化
時の動作を考える。時刻ｔｈｅ直前では’７３ａはＬで
あるから、ｐ−ＭＯ８Ｔ（ｊｌｌａ）が導通（以下ＯＮ
）と略記、ｎ−ＭＯ８Ｔ（２３ａ）が遮断（以下ｏｙと
略記）、そしてｎ−ＭＯ８Ｔ（２２ａ）のゲートが電源
Ｉｌ＋に接続されているから常にＯＮであるから、ｖ島
が電源…の電位Ｖｃｃｍ５マりまり■に節点（１１５ａ
）の電位がｖ２ａ、がＶｃｃ −ＶＴＨ（’ｉ’ｒｍは
ａ−ｉｚ□５Ｔ（ｓｓａ） Ｏスレッショルド電圧）に
される。時刻ｔｌｌｌでｖｉｓａが■に変化するとｐ−
ＭＯ８Ｔ（２１ａ）がＯＦＦ、ｎ−Ｍｏ５Ｔ（ｚｓａ）
がＯＮになるからＶ）ａａは■からＬに向う。しかしキ
ャパシタ（２４ａ）が存在するため、このキャパシタ（
２４ａ）とｎ−ＭＯ１９Ｔ（２８ａ）とで定まる時定数
に従って、節点（３０ａ）の寄生容量が無視できるとき
は変化し無視できない時にはさらに緩やかに変化する。
Ｈからり、ＬからＨに、時間４Ｔｏ ’ｆ＋過後の時刻
ｔ１０でそれぞれＬからＨ，ＨからＬに変化する場合を
考える０Ｖ２０ａ、 Ｖ２０ｂの波形を知るためにイン
バータ（ｇＯａ）、（ＲＯｂ）は同形であり、かつ入力
の変化時のみ考慮すれば良い回路であるから、インバー
タ（ｌｏＯａ）の入力Ｖａの時刻ｔ１．とｔＩｏの変化
時の動作を考える。時刻ｔｈｅ直前では’７３ａはＬで
あるから、ｐ−ＭＯ８Ｔ（ｊｌｌａ）が導通（以下ＯＮ
）と略記、ｎ−ＭＯ８Ｔ（２３ａ）が遮断（以下ｏｙと
略記）、そしてｎ−ＭＯ８Ｔ（２２ａ）のゲートが電源
Ｉｌ＋に接続されているから常にＯＮであるから、ｖ島
が電源…の電位Ｖｃｃｍ５マりまり■に節点（１１５ａ
）の電位がｖ２ａ、がＶｃｃ −ＶＴＨ（’ｉ’ｒｍは
ａ−ｉｚ□５Ｔ（ｓｓａ） Ｏスレッショルド電圧）に
される。時刻ｔｌｌｌでｖｉｓａが■に変化するとｐ−
ＭＯ８Ｔ（２１ａ）がＯＦＦ、ｎ−Ｍｏ５Ｔ（ｚｓａ）
がＯＮになるからＶ）ａａは■からＬに向う。しかしキ
ャパシタ（２４ａ）が存在するため、このキャパシタ（
２４ａ）とｎ−ＭＯ１９Ｔ（２８ａ）とで定まる時定数
に従って、節点（３０ａ）の寄生容量が無視できるとき
は変化し無視できない時にはさらに緩やかに変化する。
時刻ｔＩ３でｖｓｏａがＬとなｔｌよυ引きりづきｖ３
０ａ、 ｖ２ａａはＬである。
０ａ、 ｖ２ａａはＬである。
時刻１１０でＶ３ａがＬになるとｐ−ＭＯ８Ｔ（２１ａ
）がＯＮ 、 ｎ−ＭＯ８Ｔ（２３＆）が０ＦＩＰであ
るから％ｐ−ＭＯ８Ｔ（ｌａ）、ｎ−ＭＯＩ３Ｔ（２２
ａ）’ｉ通して、キャパシタ（２４ａ）’ｉｉ充電する
ことになる。この時、ｎ−ＭＯ８Ｔ（ｊ１１３＆）のイ
ンピーダンスｔ−ｐ−ＭＯ３Ｔ（！ｌ ｌａ）より大に
しておくと、たとえキャパシタ（２４ａ）の容量値が大
でも、節点（３０ａ）の寄生容量を充電して速やかにＶ
３０ａ ｎ Ｈになり図ｔｏ＋の如くになム但しこの間
、Ｖ２５ａは、ｐ−ＭＯ８Ｔ（２１ａ）、ｎ−ＭＯ８Ｔ
（２２ａ）、 キャパシタ（１１４ａ）のインピーダン
スと容量で定まる時定数に従込緩やかにＬからＨになる
。この実施例の場合、’ｒｏに一回読み出しを行うメモ
リのアドレス信号の一つを入力としており、たまたま時
刻ｔ１・からｔｌ。までは８Ｔｏ 、摺ｔｔ０からｔｉ
ｅまではｊＴＱと一定レベルの期間が長い場合を示して
いるが、時刻ｔｌ＠ ＊ ｔ４゜までのように、Ｔｏに
なる場合もあるのでＶ３０１ＬがＨからＬ 、 Ｖ２ｓ
ａがＬからＨになる時間が、７０以内に収まるように、
ｐ−ＭＯ８Ｔ（ｇｌａ）、ｎ−ＭＯ８Ｔ（ｌｌｊｌａ
）、（ｇ３ａ）、キャパシタ（ｇ４ａ）のサイズが決定
される。以下、ｖｓｏａの他の時刻、Ｖ３０ｂにつ−て
も同様に考えられて、図１ｏｔ園の如くになる。
）がＯＮ 、 ｎ−ＭＯ８Ｔ（２３＆）が０ＦＩＰであ
るから％ｐ−ＭＯ８Ｔ（ｌａ）、ｎ−ＭＯＩ３Ｔ（２２
ａ）’ｉ通して、キャパシタ（２４ａ）’ｉｉ充電する
ことになる。この時、ｎ−ＭＯ８Ｔ（ｊ１１３＆）のイ
ンピーダンスｔ−ｐ−ＭＯ３Ｔ（！ｌ ｌａ）より大に
しておくと、たとえキャパシタ（２４ａ）の容量値が大
でも、節点（３０ａ）の寄生容量を充電して速やかにＶ
３０ａ ｎ Ｈになり図ｔｏ＋の如くになム但しこの間
、Ｖ２５ａは、ｐ−ＭＯ８Ｔ（２１ａ）、ｎ−ＭＯ８Ｔ
（２２ａ）、 キャパシタ（１１４ａ）のインピーダン
スと容量で定まる時定数に従込緩やかにＬからＨになる
。この実施例の場合、’ｒｏに一回読み出しを行うメモ
リのアドレス信号の一つを入力としており、たまたま時
刻ｔ１・からｔｌ。までは８Ｔｏ 、摺ｔｔ０からｔｉ
ｅまではｊＴＱと一定レベルの期間が長い場合を示して
いるが、時刻ｔｌ＠ ＊ ｔ４゜までのように、Ｔｏに
なる場合もあるのでＶ３０１ＬがＨからＬ 、 Ｖ２ｓ
ａがＬからＨになる時間が、７０以内に収まるように、
ｐ−ＭＯ８Ｔ（ｇｌａ）、ｎ−ＭＯ８Ｔ（ｌｌｊｌａ
）、（ｇ３ａ）、キャパシタ（ｇ４ａ）のサイズが決定
される。以下、ｖｓｏａの他の時刻、Ｖ３０ｂにつ−て
も同様に考えられて、図１ｏｔ園の如くになる。
次に、ｖｇの波形を考える前にＮＡＮＤゲート−の入出
力の関係を第５図を用いて考える。これまでＨ，Ｌにつ
−てあり−ｈまいに扱って来たが、例えば三菱電機０株
）発行の８３三菱半導体データブックＣＭＯＢロジック
編の例えばＮＡＮＤゲートＭ ４０１１ＢＦ の電気
的特性表（ページｇ−１ｓ）に示されるように電源電圧
５ｖの時入力と出力で異なり、Ｈはそれぞれ、電位４．
５Ｖ以上、４．９５ｖ以上、Ｌは０．５以下、０．０５
以下である。出力の場合ＶＣ４，９５ｖ以上、０．０５
Ｖ以下となっている理由は第５図の入出力特性かられか
るように、入力ＶＺが２．５ｖ付近にある場合を除くと
出力ｖＯがほとんど５ ｖ ｏｒ Ｏｖであると云った
Ｃ Ｍ ＯＳ！１ｉｉ１理回路−役の共通した特長によ
り出力Ｈ，Ｌの電位範囲を広くとる必要がなめため七考
見られるから、今問題としているＨ、Ｌの範囲は入力の
Ｈ９Ｌの範囲になるとするのが妥当と考えられる。以上
のことを前提にｖ９の波形ｔｌ氷めるのにＶ３０ａ、７
３０１）のトチラかが前記緩やかに変化している期間は
互に同一条件であり、これ以外の期間では−１がしてあ
るためｖ９はＨである時刻ｔＩｅからｔ４の期間のみ考
えれば全体がわかる。この期間に限るとＶ３０ｂに常に
Ｈであり、これが与えられるｐ−ＭＯ８Ｔ（４＋ｐ）ｎ
−ＭｏｓＴ（４ｇｎ）はそれぞれＯＦＦ、ＯＮとなって
いるから、ＮＡＮＤゲート（７）は、ｐ−ＭＯ８Ｔ（４
１ｐ）とｗ−ＭＯ８Ｔ（４１ｎ）とのＣＭＯＥＩインバ
ータと見ｑ−ｒ−ことが−ｃきる。第５図（７） ｖｚ
ｆ Ｖ３０ａ 、ＶＯｔ−ｖ９と見なすと、時刻１．
・の時、Ｖ３ｏａがＨであるから■９はＬであり、この
後時間の経過と共に、Ｖ２Ｏ３が下り始め第５図で、Ｌ
５ＶになるまでＨ＊の範囲まで、ＶＯはＬのま＼である
。この電位を図１ｏ＋に一点鎖線で示し、ｖ３ｏａの曲
線が交差する時刻ｔ’ｓ とすると、出力端子（９）
の寄生容量を充電するのについやされてｖ９が立上る時
刻ｔ１１は、この時刻ｔｔｓより後になる。その後Ｖ３
０！Ｌが０．５ｖ以下のＬの範囲に入ると、ｐ−Ｍｏ５
ｉ４１ｐ）の駆動能力が充分大で、ＶＯはＨになる。こ
の時刻は、ｔｌｌに近く他の時刻を鵞。、 ｔａ＠＠、
ｔａａ。、 ｔｌ、についても同様にして■９の波形
は図（ｅｌの如くになる。この実施例では特許請求の範
囲の臨界電位を２．５ｖとなる場合にしたが、”ｐ−Ｍ
Ｏ８Ｔ（４１ｐ） 。
力の関係を第５図を用いて考える。これまでＨ，Ｌにつ
−てあり−ｈまいに扱って来たが、例えば三菱電機０株
）発行の８３三菱半導体データブックＣＭＯＢロジック
編の例えばＮＡＮＤゲートＭ ４０１１ＢＦ の電気
的特性表（ページｇ−１ｓ）に示されるように電源電圧
５ｖの時入力と出力で異なり、Ｈはそれぞれ、電位４．
５Ｖ以上、４．９５ｖ以上、Ｌは０．５以下、０．０５
以下である。出力の場合ＶＣ４，９５ｖ以上、０．０５
Ｖ以下となっている理由は第５図の入出力特性かられか
るように、入力ＶＺが２．５ｖ付近にある場合を除くと
出力ｖＯがほとんど５ ｖ ｏｒ Ｏｖであると云った
Ｃ Ｍ ＯＳ！１ｉｉ１理回路−役の共通した特長によ
り出力Ｈ，Ｌの電位範囲を広くとる必要がなめため七考
見られるから、今問題としているＨ、Ｌの範囲は入力の
Ｈ９Ｌの範囲になるとするのが妥当と考えられる。以上
のことを前提にｖ９の波形ｔｌ氷めるのにＶ３０ａ、７
３０１）のトチラかが前記緩やかに変化している期間は
互に同一条件であり、これ以外の期間では−１がしてあ
るためｖ９はＨである時刻ｔＩｅからｔ４の期間のみ考
えれば全体がわかる。この期間に限るとＶ３０ｂに常に
Ｈであり、これが与えられるｐ−ＭＯ８Ｔ（４＋ｐ）ｎ
−ＭｏｓＴ（４ｇｎ）はそれぞれＯＦＦ、ＯＮとなって
いるから、ＮＡＮＤゲート（７）は、ｐ−ＭＯ８Ｔ（４
１ｐ）とｗ−ＭＯ８Ｔ（４１ｎ）とのＣＭＯＥＩインバ
ータと見ｑ−ｒ−ことが−ｃきる。第５図（７） ｖｚ
ｆ Ｖ３０ａ 、ＶＯｔ−ｖ９と見なすと、時刻１．
・の時、Ｖ３ｏａがＨであるから■９はＬであり、この
後時間の経過と共に、Ｖ２Ｏ３が下り始め第５図で、Ｌ
５ＶになるまでＨ＊の範囲まで、ＶＯはＬのま＼である
。この電位を図１ｏ＋に一点鎖線で示し、ｖ３ｏａの曲
線が交差する時刻ｔ’ｓ とすると、出力端子（９）
の寄生容量を充電するのについやされてｖ９が立上る時
刻ｔ１１は、この時刻ｔｔｓより後になる。その後Ｖ３
０！Ｌが０．５ｖ以下のＬの範囲に入ると、ｐ−Ｍｏ５
ｉ４１ｐ）の駆動能力が充分大で、ＶＯはＨになる。こ
の時刻は、ｔｌｌに近く他の時刻を鵞。、 ｔａ＠＠、
ｔａａ。、 ｔｌ、についても同様にして■９の波形
は図（ｅｌの如くになる。この実施例では特許請求の範
囲の臨界電位を２．５ｖとなる場合にしたが、”ｐ−Ｍ
Ｏ８Ｔ（４１ｐ） 。
（４２ｐ） 、 ｎ−ＭＯ８Ｔ（４１ｎ） ＋ （４２
ｎ）のいわゆるβｒＬｔ１０で任意に定められるもので
ある。またこれまセセ〒′￥５下り遅延時間等を第２図
に示した時間のスケールの場合通常の論理回路の場合、
充分小であり、また上記の説明上支障がなめため無視し
たものである。但しインバータ（２０ａ、（２０ｂ）ｉ
［成するｐ−ＭＯ８Ｔ（２１ａ）、（２１’ｂ）、−１
−Ｍ０８Ｔ（２２ａ）、（２２ｂ）、（２８ａ）、（２
３ｂ）キャパシタ（２４ａ）、（ｇ４ｂ）の６サイズは
前述のＴＯに関する条件の外に７３０ａ 、Ｖ３０ｂの
立上りが充分速くかつ■９が所定のＴｄなるパルス幅が
得られるように決定される。
ｎ）のいわゆるβｒＬｔ１０で任意に定められるもので
ある。またこれまセセ〒′￥５下り遅延時間等を第２図
に示した時間のスケールの場合通常の論理回路の場合、
充分小であり、また上記の説明上支障がなめため無視し
たものである。但しインバータ（２０ａ、（２０ｂ）ｉ
［成するｐ−ＭＯ８Ｔ（２１ａ）、（２１’ｂ）、−１
−Ｍ０８Ｔ（２２ａ）、（２２ｂ）、（２８ａ）、（２
３ｂ）キャパシタ（２４ａ）、（ｇ４ｂ）の６サイズは
前述のＴＯに関する条件の外に７３０ａ 、Ｖ３０ｂの
立上りが充分速くかつ■９が所定のＴｄなるパルス幅が
得られるように決定される。
なお上記実施例では、パルス幅がＴｄの一定でない整数
倍となるアドレス信号を入力信号として与えられる場合
につめて述べたが’ｒｏなる一定周期のアドレス信号を
入力信号とする場合であってもよい。
倍となるアドレス信号を入力信号として与えられる場合
につめて述べたが’ｒｏなる一定周期のアドレス信号を
入力信号とする場合であってもよい。
また上記実施例では、インバータ（２０ａ）、（２０ｂ
）は、ｎ−ＭＯ８Ｔ（２Ｓｌａ）、（２２ｂ）’ｚ挿入
した変則のインバータを適用する場合について述べたが
、これら除くかわりに、ｐ−ＭＯ８Ｔ（２１）、（２１
ｂ）の駆動能力を充分大に、ｎ−ＭＯ８Ｔ（２３ａ）、
（２３ｂ）の駆動能力を充分小にすることによっても実
現できる。
）は、ｎ−ＭＯ８Ｔ（２Ｓｌａ）、（２２ｂ）’ｚ挿入
した変則のインバータを適用する場合について述べたが
、これら除くかわりに、ｐ−ＭＯ８Ｔ（２１）、（２１
ｂ）の駆動能力を充分大に、ｎ−ＭＯ８Ｔ（２３ａ）、
（２３ｂ）の駆動能力を充分小にすることによっても実
現できる。
また、上記実施例では、インバータ（ｇｏａ）、（２ｏ
’ｂ）、ＮＡＮＤゲートをＣＭＯＢで構成したが、処チ
ャネルま念はｐチャネルのシングルチャネルＭＯ８で構
成してもよい。
’ｂ）、ＮＡＮＤゲートをＣＭＯＢで構成したが、処チ
ャネルま念はｐチャネルのシングルチャネルＭＯ８で構
成してもよい。
また上記実施例ではＮＡＮＤゲート（イ）にインバータ
（ｌｌａ）、（１０ｂ）で互に相補のパルス信号の立下
り時を緩やかにした信号を与えて、入力信号のレベル変
化のたびにパルスを出力させる場合につ−て述へたが２
人力ＮＯＲゲートに今度は立上り時の変化を緩やかにし
た互に相補の信号を与えるようにしてもよい。
（ｌｌａ）、（１０ｂ）で互に相補のパルス信号の立下
り時を緩やかにした信号を与えて、入力信号のレベル変
化のたびにパルスを出力させる場合につ−て述へたが２
人力ＮＯＲゲートに今度は立上り時の変化を緩やかにし
た互に相補の信号を与えるようにしてもよい。
この発明は以上説明したとおり、回路をより少ないトラ
ンジスタ数で構成したのでパターン占有面積を小さくで
きる効果がある。
ンジスタ数で構成したのでパターン占有面積を小さくで
きる効果がある。
第１図、第２図はこの発明の一実施例を示す回路図とそ
のタイミング図、第２図、第４図は従来のパルス発生回
路を示す回路図とそのタイミング図、第５図はこの発明
の一実施例を説明するための入出力特性図である。 図において、（３ａ）、（１）は入力端子、（９）は出
力端子、（１０ａ） 、（ｇＯｂ）はインバータ、（７
）は論理ゲートである。 なお、各図中、同一符号は同一または相当部分を示す。
のタイミング図、第２図、第４図は従来のパルス発生回
路を示す回路図とそのタイミング図、第５図はこの発明
の一実施例を説明するための入出力特性図である。 図において、（３ａ）、（１）は入力端子、（９）は出
力端子、（１０ａ） 、（ｇＯｂ）はインバータ、（７
）は論理ゲートである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- （１）両入力に第１のレベルが与えられている場合出力
に第２のレベルが現われ、いずれか一方の入力に前記第
２のレベルが与えられている場合、出力に前記第１のレ
ベルが現われるものにおいて、前者の場合から、いずれ
か一方の入力に与えられる電位が前記第２のレベルの方
向に変化しても前記第１、第２のレベルの間にある臨界
電位を越えない限り、出力が前記第２のレベルを維持す
る２入力１出力の論理ゲートと いずれも充分速い入力のレベル変化に対し 、出力の前記第１のレベルから前記第２のレベルへの変
化時間が逆の変化時間より長くされたものにおいて、レ
ベル変化間の時間が一定周期の整数倍である矩形波状の
互に相補の２つの入力信号をそれぞれ与えられ、反転し
た出力をそれぞれ前記論理ゲートの２つの入力に与える
２つのインバータとを 備え、前記入力信号のレベル変化ごとに、 前記論理ゲートの出力が前記一定周期内に前記第１のレ
ベルから前記第２のレベルとなった後前記第１のレベル
に復帰するよう前記変化時間を設定したことを特徴とす
るパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184457A JPS6342091A (ja) | 1986-08-05 | 1986-08-05 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61184457A JPS6342091A (ja) | 1986-08-05 | 1986-08-05 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6342091A true JPS6342091A (ja) | 1988-02-23 |
Family
ID=16153484
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61184457A Pending JPS6342091A (ja) | 1986-08-05 | 1986-08-05 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6342091A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332113A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1986
- 1986-08-05 JP JP61184457A patent/JPS6342091A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332113A (ja) * | 1989-06-28 | 1991-02-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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