JPS6343775B2 - - Google Patents
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- Publication number
- JPS6343775B2 JPS6343775B2 JP55080196A JP8019680A JPS6343775B2 JP S6343775 B2 JPS6343775 B2 JP S6343775B2 JP 55080196 A JP55080196 A JP 55080196A JP 8019680 A JP8019680 A JP 8019680A JP S6343775 B2 JPS6343775 B2 JP S6343775B2
- Authority
- JP
- Japan
- Prior art keywords
- common memory
- circuit
- processor
- parity check
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は、複数の処理装置（プロセツサ）が２
重化構成された共通メモリ制御装置の制御のもと
で２重化構成の共通メモリを使用するようになつ
ているマルチプロツサ方式の情報処理装置に関
し、特に共通メモリ制御装置の部分に関する。
重化構成された共通メモリ制御装置の制御のもと
で２重化構成の共通メモリを使用するようになつ
ているマルチプロツサ方式の情報処理装置に関
し、特に共通メモリ制御装置の部分に関する。
一般に、２重化構成の共通メモリを有するマル
チプロセツサシステムでは、共通メモリを各々制
御する共通メモリ制御装置により、プロセツサは
いずれか一方の共通メモリに対してのみ書き込
み、読み出し動作を行なつている。この場合、書
き込み、読み出しを行なつていない系は待期予備
系となる。
チプロセツサシステムでは、共通メモリを各々制
御する共通メモリ制御装置により、プロセツサは
いずれか一方の共通メモリに対してのみ書き込
み、読み出し動作を行なつている。この場合、書
き込み、読み出しを行なつていない系は待期予備
系となる。
したがつて、現用系の共通メモリおよび共通メ
モリ制御装置に障害が発生した場合、予備系に切
り替えて、共通メモリのダウン率を下げることは
可能であるが、この場合の切り替えにより、メモ
リ処理の連続性が維持されないという欠点があつ
た。
モリ制御装置に障害が発生した場合、予備系に切
り替えて、共通メモリのダウン率を下げることは
可能であるが、この場合の切り替えにより、メモ
リ処理の連続性が維持されないという欠点があつ
た。
さらに、このような方式では、予備系に障害が
発生した場合、前述のような切り替えは行なわれ
ないので、処理の連続性は保たれるが、障害発生
が検知できず、障害が潜在するという欠点があつ
た。
発生した場合、前述のような切り替えは行なわれ
ないので、処理の連続性は保たれるが、障害発生
が検知できず、障害が潜在するという欠点があつ
た。
本発明は、以上の諸点に鑑み発明されたもの
で、その目的とするところは、共通メモリ装置の
障害の潜在化を防止し、共通メモリの信頼度の低
下を防止するようにした新規な情報処理装置を提
供するにある。
で、その目的とするところは、共通メモリ装置の
障害の潜在化を防止し、共通メモリの信頼度の低
下を防止するようにした新規な情報処理装置を提
供するにある。
本発明の特徴は、同期して行う書き込みおよび
読み出し動作の際に、データおよびアドレスのパ
リテイチエツクを両系で行い、少なくともいずれ
か一方でパリテイエラーが検出された場合、この
パリテイエラー発生を、共通メモリにアクセスし
たプロセツサに通知させるようにしていることで
ある。
読み出し動作の際に、データおよびアドレスのパ
リテイチエツクを両系で行い、少なくともいずれ
か一方でパリテイエラーが検出された場合、この
パリテイエラー発生を、共通メモリにアクセスし
たプロセツサに通知させるようにしていることで
ある。
以下図面を参照して、本発明の一実施例を詳細
に説明する。
に説明する。
図は、本発明の一実施例構成図を示すもので、
主として共通メモリ制御装置部分を詳細に示して
いる。
主として共通メモリ制御装置部分を詳細に示して
いる。
図において、１―１〜１―ｎはｎ台のプロセツ
サ、２―Ａ，２―Ｂは共通メモリ３―Ａ，３―Ｂ
に対応する２重化構成の共通メモリ制御装置、４
Ａ―１〜４Ａ―ｎ、４Ｂ―１〜４Ｂ―ｎはそれぞ
れ共通メモリ制御装置２―Ａ，２―Ｂにおいて、
プロセツサ１―１〜１―ｎに対応するインタフエ
ース回路、５―Ａ，５―Ｂは優先選択回路、６―
Ａ，６―Ｂは動作指定回路、７―Ａ，７―Ｂは選
択回路、８―Ａ，８―Ｂはタイミング発生回路、
９―Ａ，９―Ｂはデータおよびアドレスのパリテ
イチエツク回路、１０―Ａ，１０―Ｂはパリテイ
チエツク回路９―Ａ，９―Ｂからのパリテイチエ
ツク結果を２重化構成の共通メモリ制御装置２―
Ａ，２―Ｂ間で通知し合うための交差回路、１１
―Ａ，１１―Ｂは優先選択回路５―Ａ，５―Ｂ優
先選択回路により選択された結果を、アクセス中
のプロセツサにより指定された系から他系へ通知
するための交差回路である。
サ、２―Ａ，２―Ｂは共通メモリ３―Ａ，３―Ｂ
に対応する２重化構成の共通メモリ制御装置、４
Ａ―１〜４Ａ―ｎ、４Ｂ―１〜４Ｂ―ｎはそれぞ
れ共通メモリ制御装置２―Ａ，２―Ｂにおいて、
プロセツサ１―１〜１―ｎに対応するインタフエ
ース回路、５―Ａ，５―Ｂは優先選択回路、６―
Ａ，６―Ｂは動作指定回路、７―Ａ，７―Ｂは選
択回路、８―Ａ，８―Ｂはタイミング発生回路、
９―Ａ，９―Ｂはデータおよびアドレスのパリテ
イチエツク回路、１０―Ａ，１０―Ｂはパリテイ
チエツク回路９―Ａ，９―Ｂからのパリテイチエ
ツク結果を２重化構成の共通メモリ制御装置２―
Ａ，２―Ｂ間で通知し合うための交差回路、１１
―Ａ，１１―Ｂは優先選択回路５―Ａ，５―Ｂ優
先選択回路により選択された結果を、アクセス中
のプロセツサにより指定された系から他系へ通知
するための交差回路である。
次に動作を説明する。ここで、２重化構成の共
通メモリ３―Ａ，３―Ｂへの書き込み、読み出し
の通常動作は、それぞれの系において同様である
から、はじめに片系だけの動作を説明して、後に
２重化動作について説明する。
通メモリ３―Ａ，３―Ｂへの書き込み、読み出し
の通常動作は、それぞれの系において同様である
から、はじめに片系だけの動作を説明して、後に
２重化動作について説明する。
今、プロセツサ１―１と１―ｎが共通メモリ３
―Ａを同時にアクセスしたとする。共通メモリ３
―Ａへのアクセス要求はそれぞれインタフエース
回路４Ａ―１，４Ａ―ｎを介して優先選択回路５
―Ａに導びかれる。仮に、プロセツサ１―１の方
がプロセツサ１―ｎより優先順位が高いとする
と、優先選択回路５―Ａによりプロセツサ１―１
のアクセス要求が選択され、その結果は、交差回
路１１―Ａを介してプロセツサ１―１に対応する
インタフエース回路４Ａ―１に信号５―Ａ１とし
て導びかれ、アドレス信号と、書き込み動作なら
ば、動作指定回路６―Ａにより書き込み指定信号
（Write信号）を出力して、さらに選択回路７―
Ａに対して書き込みデータを共通メモリ３―Ａに
出力するように指示する。また読み出し動作なら
ば、読み出し指定信号（Read信号）を動作指定
回路６―Ａを介して出力し、選択回路７―Ａに対
して読み出しデータを取り込むよう指示する。こ
れら、書き込み、読み出し動作に必要なタイミン
グ信号は、優先選択回路５―Ａに優先選択結果が
決定された後に起動されるタイミング発生回路８
―Ａから共通メモリ３―Ａに供給される。以上が
片系の共通メモリに対する書き込み、読み出し動
作の概要である。
―Ａを同時にアクセスしたとする。共通メモリ３
―Ａへのアクセス要求はそれぞれインタフエース
回路４Ａ―１，４Ａ―ｎを介して優先選択回路５
―Ａに導びかれる。仮に、プロセツサ１―１の方
がプロセツサ１―ｎより優先順位が高いとする
と、優先選択回路５―Ａによりプロセツサ１―１
のアクセス要求が選択され、その結果は、交差回
路１１―Ａを介してプロセツサ１―１に対応する
インタフエース回路４Ａ―１に信号５―Ａ１とし
て導びかれ、アドレス信号と、書き込み動作なら
ば、動作指定回路６―Ａにより書き込み指定信号
（Write信号）を出力して、さらに選択回路７―
Ａに対して書き込みデータを共通メモリ３―Ａに
出力するように指示する。また読み出し動作なら
ば、読み出し指定信号（Read信号）を動作指定
回路６―Ａを介して出力し、選択回路７―Ａに対
して読み出しデータを取り込むよう指示する。こ
れら、書き込み、読み出し動作に必要なタイミン
グ信号は、優先選択回路５―Ａに優先選択結果が
決定された後に起動されるタイミング発生回路８
―Ａから共通メモリ３―Ａに供給される。以上が
片系の共通メモリに対する書き込み、読み出し動
作の概要である。
次に、２重化構成の動作について説明する。
今、前述と同様に、プロセツサ１―１と１―ｎ
が同時に両系の共通メモリ３―Ａ，３―Ｂにアク
セスしたとする。この場合、本アクセスより以前
のアクセスの命令によつて予め指定された系の優
先選択結果を両系で使用するようにしておく。仮
に、優先選択回路５―Ａの選択結果を両系で使用
することとして、前記と同様、プロセツサ１―１
がプロセツサ１―ｎより優先順位が高いとする
と、優先選択回路５―Ａはプロセツサ１―１のア
クセス要求を選択して、共通メモリ制御装置２―
Ａは前記の片系独立の動作と同様にプロセツサ１
―１から共通メモリ３―Ａへの書き込み、読み出
しを制御する。同時に、優先選択回路５―Ａの選
択結果は、交差回路１１―Ｂを介してこの系のプ
ロセツサ１―１に対応するインタフエース回路４
Ｂ―１に導びかれる。以下共通メモリ制御装置２
―Ａ，２―Ｂはそれぞれ共通メモリ３―Ａ，３―
Ｂに対して全く同様にプロセツサ１―１からの書
き込み、読み出し動作を制御する。以上が２重化
構成での通常書き込み、読み出し動作の概要であ
る。
が同時に両系の共通メモリ３―Ａ，３―Ｂにアク
セスしたとする。この場合、本アクセスより以前
のアクセスの命令によつて予め指定された系の優
先選択結果を両系で使用するようにしておく。仮
に、優先選択回路５―Ａの選択結果を両系で使用
することとして、前記と同様、プロセツサ１―１
がプロセツサ１―ｎより優先順位が高いとする
と、優先選択回路５―Ａはプロセツサ１―１のア
クセス要求を選択して、共通メモリ制御装置２―
Ａは前記の片系独立の動作と同様にプロセツサ１
―１から共通メモリ３―Ａへの書き込み、読み出
しを制御する。同時に、優先選択回路５―Ａの選
択結果は、交差回路１１―Ｂを介してこの系のプ
ロセツサ１―１に対応するインタフエース回路４
Ｂ―１に導びかれる。以下共通メモリ制御装置２
―Ａ，２―Ｂはそれぞれ共通メモリ３―Ａ，３―
Ｂに対して全く同様にプロセツサ１―１からの書
き込み、読み出し動作を制御する。以上が２重化
構成での通常書き込み、読み出し動作の概要であ
る。
さて、本発明の特徴部分である２重化構成にお
けるパリテイチエツクに関する説明を行う。
けるパリテイチエツクに関する説明を行う。
今、プロセツサ１―１が前記したように共通メ
モリ３―Ａと３―Ｂを同時にアクセスするものと
する。この場合、パリテイチエツク回路９―Ａ，
９―Ｂによりアドレスおよびデータのパリテイチ
エツクを行う。例えば、パリテイチエツク回路９
―Ａによつてパリテイエラーを検出した場合、交
差回路１０―Ａを介して自系の動作指定回路６―
Ａに対して、共通メモリ３―Ａに対する書き込
み、読み出しを禁止するように指示すると並行し
て、インタフエース回路４Ａ―１を介してプロセ
ツサ１―１にパリテイエラーの検出を通知する。
また、同時に、前記パリテイエラーはパリテイチ
エツク回路９―Ａから、９―Ａからパリテイ交差
線を通して他系の交差回路１０―Ｂに導びかれ
る。以下、交差回路１０―Ｂは動作指定回路６―
Ｂに対して、共通メモリ３―Ｂに対する書き込み
および読み出しを禁止するよう指示する。ここ
で、９―Ｂのパリテイチエツクによつてエラーが
検出された場合および両系で同時にエラーが検出
された場合も同様な動作を行う。
モリ３―Ａと３―Ｂを同時にアクセスするものと
する。この場合、パリテイチエツク回路９―Ａ，
９―Ｂによりアドレスおよびデータのパリテイチ
エツクを行う。例えば、パリテイチエツク回路９
―Ａによつてパリテイエラーを検出した場合、交
差回路１０―Ａを介して自系の動作指定回路６―
Ａに対して、共通メモリ３―Ａに対する書き込
み、読み出しを禁止するように指示すると並行し
て、インタフエース回路４Ａ―１を介してプロセ
ツサ１―１にパリテイエラーの検出を通知する。
また、同時に、前記パリテイエラーはパリテイチ
エツク回路９―Ａから、９―Ａからパリテイ交差
線を通して他系の交差回路１０―Ｂに導びかれ
る。以下、交差回路１０―Ｂは動作指定回路６―
Ｂに対して、共通メモリ３―Ｂに対する書き込み
および読み出しを禁止するよう指示する。ここ
で、９―Ｂのパリテイチエツクによつてエラーが
検出された場合および両系で同時にエラーが検出
された場合も同様な動作を行う。
エラーを検出したことを、いずれの系からプロ
セツサへ通知するかは、動作指定回路６―Ａ，６
―Ｂを用いて予め設定して、交差回路１０―Ａ，
１０―Ｂおよび両系のインタフエース回路を制御
することにより任意に選択できる。また、パリテ
イエラーの交差を行うか否かの選択も、動作指定
回路６―Ａ，６―Ｂにより制御できるので、片系
独立の共通メモリアクセスの場合も、パリテイチ
エツクを行うことができる。
セツサへ通知するかは、動作指定回路６―Ａ，６
―Ｂを用いて予め設定して、交差回路１０―Ａ，
１０―Ｂおよび両系のインタフエース回路を制御
することにより任意に選択できる。また、パリテ
イエラーの交差を行うか否かの選択も、動作指定
回路６―Ａ，６―Ｂにより制御できるので、片系
独立の共通メモリアクセスの場合も、パリテイチ
エツクを行うことができる。
以上のように、プロセツサが共通メモリをアク
セスする場合、片系独立のアクセスおよび両系の
同時アクセスにおいても、プロセツサはアドレ
ス、データのパリテイエラー検出を知ることがで
きる。
セスする場合、片系独立のアクセスおよび両系の
同時アクセスにおいても、プロセツサはアドレ
ス、データのパリテイエラー検出を知ることがで
きる。
したがつて、両系同時アクセスの場合は、少な
くともいずれか一方でパリテイエラーが検出され
た場合に、共通メモリをアクセスしているプロセ
ツサは、これを知ることができる。
くともいずれか一方でパリテイエラーが検出され
た場合に、共通メモリをアクセスしているプロセ
ツサは、これを知ることができる。
このように、本発明によれば、２重化構成の共
通メモリの少なくともいずれか一方に情報（デー
タ、アドレス）の誤りを生じさせるような障害が
発生したことを共通メモリアクセス中のプロセツ
サが知ることができ、障害の潜在を防止し、共通
メモリの信頼度の低下を防止することが可能とな
る。
通メモリの少なくともいずれか一方に情報（デー
タ、アドレス）の誤りを生じさせるような障害が
発生したことを共通メモリアクセス中のプロセツ
サが知ることができ、障害の潜在を防止し、共通
メモリの信頼度の低下を防止することが可能とな
る。
図は本発明の一実施例ブロツク構成図である。
１―１〜１―ｎ：プロセツサ、２―Ａ，２―
Ｂ：共通メモリ制御装置、３―Ａ，３―Ｂ：共通
メモリ、５―Ａ，５―Ｂ：優先選択回路、６―
Ａ，６―Ｂ：動作指定回路、７―Ａ，７―Ｂ：選
択回路、９―Ａ，９―Ｂ：パリテイチエツク回
路、１０―Ａ，１０―Ｂおよび１１―Ａ，１１―
Ｂ：交差回路。
Ｂ：共通メモリ制御装置、３―Ａ，３―Ｂ：共通
メモリ、５―Ａ，５―Ｂ：優先選択回路、６―
Ａ，６―Ｂ：動作指定回路、７―Ａ，７―Ｂ：選
択回路、９―Ａ，９―Ｂ：パリテイチエツク回
路、１０―Ａ，１０―Ｂおよび１１―Ａ，１１―
Ｂ：交差回路。
Claims (1)
- １ 複数の処理装置が２重化構成された共通メモ
リ制御装置の制御のもとで２重化構成の共通メモ
リを使用するようになつており、処理装置からの
各共通メモリへの書き込み、読み出しは、該共通
メモリ制御装置の制御のもとで両系で同期して行
うようになつている情報処理装置において、上記
２重化構成された両系の共通メモリ制御装置に、
データおよびアドレスのパリテイチエツク回路
と、該パリテイチエツク回路のパリテイエラー検
出結果を上記処理装置へ通知する手段と、該パリ
テイチエツク回路のパリテイエラー検出結果を他
系の共通メモリ制御装置へ通知する手段と、該パ
リテイチエツク回路のパリテイエラー検出の有無
に応じて上記２重化構成の共通メモリに対する書
き込み／読み出し動作を制御する動作指定回路と
を設け、いずれか一方の系でパリテイエラーが発
生した場合に、両系の共通メモリに対する書き込
み／読み出し動作を禁止することを特徴とする情
報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019680A JPS576956A (en) | 1980-06-16 | 1980-06-16 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8019680A JPS576956A (en) | 1980-06-16 | 1980-06-16 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS576956A JPS576956A (en) | 1982-01-13 |
| JPS6343775B2 true JPS6343775B2 (ja) | 1988-09-01 |
Family
ID=13711623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8019680A Granted JPS576956A (en) | 1980-06-16 | 1980-06-16 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS576956A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63178397A (ja) * | 1987-01-20 | 1988-07-22 | 能美防災株式会社 | 防災設備の故障監視装置 |
| JPS63251841A (ja) * | 1987-04-08 | 1988-10-19 | Seiko Epson Corp | マルチプロセツサの異常検出制御方法 |
| JPS63251840A (ja) * | 1987-04-08 | 1988-10-19 | Seiko Epson Corp | マルチプロセツサの異常検出制御方法 |
| JP5526626B2 (ja) | 2009-06-30 | 2014-06-18 | 富士通株式会社 | 演算処理装置およびアドレス変換方法 |
| JP5337661B2 (ja) * | 2009-10-09 | 2013-11-06 | 株式会社日立製作所 | メモリ制御装置及びメモリ制御装置の制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336080B2 (ja) * | 1973-08-01 | 1978-09-30 | ||
| JPS53104138A (en) * | 1977-02-23 | 1978-09-11 | Toshiba Corp | Minicomputer composite system |
-
1980
- 1980-06-16 JP JP8019680A patent/JPS576956A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS576956A (en) | 1982-01-13 |
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