JPS6344688A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6344688A JPS6344688A JP61189777A JP18977786A JPS6344688A JP S6344688 A JPS6344688 A JP S6344688A JP 61189777 A JP61189777 A JP 61189777A JP 18977786 A JP18977786 A JP 18977786A JP S6344688 A JPS6344688 A JP S6344688A
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- JP
- Japan
- Prior art keywords
- bit
- pixel data
- frame memory
- general
- mask
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Image Processing (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
- Image Input (AREA)
- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はフレームメモリ内に格納されている画麦データ
に対して所定の処理を施して出力する画像処理装置に関
する。
に対して所定の処理を施して出力する画像処理装置に関
する。
（従来の技術）
フレームメモリ内に格納されている画素データに対して
所定の処理、例えばフィルタリング処理、階調変換処理
等を施して出力する画像処理装置が知られている。
所定の処理、例えばフィルタリング処理、階調変換処理
等を施して出力する画像処理装置が知られている。
第２図はこのような従来の画像処理装置の構成図、第３
図は第２図に示す従来の画像処理装置の具体的な処理形
態を示す図である。
図は第２図に示す従来の画像処理装置の具体的な処理形
態を示す図である。
第２図において、画像プロセッサ１００は複数のフレー
ムメモリ２から一画素が８ビツトからなる画素データを
読込み、演算マスク用ウィンドウビットプレーン１０１
のマスクパターンによってフレームメモリ２からの画素
データに対して演算マスク処理をして出力するようにな
っている。さらに画像プロセッサｌＯＯによって演算マ
スク処理された１画素が８ビツトの画素データは論理和
回路１０３によってキャラクタオーバレイ川ピントブレ
ーン１０２からのキャラクタパターンと論理和がとられ
重ね合わせられて例えばテレビ等の表示モニタへ出力さ
れるようになっている。
ムメモリ２から一画素が８ビツトからなる画素データを
読込み、演算マスク用ウィンドウビットプレーン１０１
のマスクパターンによってフレームメモリ２からの画素
データに対して演算マスク処理をして出力するようにな
っている。さらに画像プロセッサｌＯＯによって演算マ
スク処理された１画素が８ビツトの画素データは論理和
回路１０３によってキャラクタオーバレイ川ピントブレ
ーン１０２からのキャラクタパターンと論理和がとられ
重ね合わせられて例えばテレビ等の表示モニタへ出力さ
れるようになっている。
このような従来の画像処理装置の処理の形態を第３図を
用いて説明する。
用いて説明する。
第３図において、１つのフレームメモリ２は例えば５×
５画素分の画素データＰ１□乃至Ｐ５５を格納すること
ができて、各画素データｐＨ乃至Ｐ５５は８ビツトで構
成されている。すなわち、各画素データｐｔｔ乃至Ｐ５
５は８ビツトの構成であるのでこれにより２５６通りの
階調を表現することができる。
５画素分の画素データＰ１□乃至Ｐ５５を格納すること
ができて、各画素データｐＨ乃至Ｐ５５は８ビツトで構
成されている。すなわち、各画素データｐｔｔ乃至Ｐ５
５は８ビツトの構成であるのでこれにより２５６通りの
階調を表現することができる。
一方、演算マスク用ウィンドウビットプレーン１０１も
５×５画素分のマスクパターンを格納しているがこのマ
スクパターンの各マスク用データは１ビツトで構成され
、従って各マスク用データは°“０パ又は“°１″゛
（図中、それぞれＢＯ，Ｂｌで示す）のビットデータと
して表現される。
５×５画素分のマスクパターンを格納しているがこのマ
スクパターンの各マスク用データは１ビツトで構成され
、従って各マスク用データは°“０パ又は“°１″゛
（図中、それぞれＢＯ，Ｂｌで示す）のビットデータと
して表現される。
プロセッサ１００は、フレームメモリ２の各画素データ
ｐＨ乃至Ｐ５５を演算マスク用ウィンドウビットプレー
ン１０１の各マスク用データによって演算マスク処理す
る０例えば所定の行、列のマスク用データが“Ｏパであ
る場合には、この行、列に相当するフレームメモリ２の
画素データを°“Ｏ”の値にして出力し、所定の行、列
のマスク用データが“１”である場合には、この行、列
に相当するフレームメモリ２の画素データをそのまま出
力する。このようにして演算マスク処理されたフレーム
メモリ２の画素データを第３図に符号１０４で示す。
ｐＨ乃至Ｐ５５を演算マスク用ウィンドウビットプレー
ン１０１の各マスク用データによって演算マスク処理す
る０例えば所定の行、列のマスク用データが“Ｏパであ
る場合には、この行、列に相当するフレームメモリ２の
画素データを°“Ｏ”の値にして出力し、所定の行、列
のマスク用データが“１”である場合には、この行、列
に相当するフレームメモリ２の画素データをそのまま出
力する。このようにして演算マスク処理されたフレーム
メモリ２の画素データを第３図に符号１０４で示す。
また、キャラクタオーバレイ用ビットプレーン１０２に
は第３図に示すようなキャラクタパターンが格納されて
おり、論理和回路１０３は上述の演算マスク処理された
画素データ１０４とキャラクタオー／へレイ用ビットプ
レーン１０２のキャラクタパターンとを重ね合わせて第
３図に符号１０５で示すように編集して表示モニタへ出
力するようになっている。なお、キャラクタノくターン
として所定の表示データを指示するカーソル等を格納し
ても良い。
は第３図に示すようなキャラクタパターンが格納されて
おり、論理和回路１０３は上述の演算マスク処理された
画素データ１０４とキャラクタオー／へレイ用ビットプ
レーン１０２のキャラクタパターンとを重ね合わせて第
３図に符号１０５で示すように編集して表示モニタへ出
力するようになっている。なお、キャラクタノくターン
として所定の表示データを指示するカーソル等を格納し
ても良い。
（発明が解決しようとする問題点）
ところで上述したような画像処理装置では、１つの専用
の演算マスク用ウィンドウビー／ ドブレーン１０１と
、１つの専用のキャラクタオーバレイ用ビットプレーン
１０２とにより、フレームメモリ２内の画素データｐＨ
乃至Ｐ５５に対する処理が定められている。従って、フ
レームメモリ２内の画素データｐＨ乃至Ｐ５５に対して
は１つの種類の専用のマスク処理と、１つの種類の専用
のキャラクタパターンの重ね合せ処理とが行なわれるに
すぎず、ユーザがこの処理形態を自由に変更したりする
ことはできなかったので、画像処理装置としての融通性
に欠は更に演算マスク用ウィンドウの形状を直接表示モ
ニターへ出力して確認することができないという問題点
があった。
の演算マスク用ウィンドウビー／ ドブレーン１０１と
、１つの専用のキャラクタオーバレイ用ビットプレーン
１０２とにより、フレームメモリ２内の画素データｐＨ
乃至Ｐ５５に対する処理が定められている。従って、フ
レームメモリ２内の画素データｐＨ乃至Ｐ５５に対して
は１つの種類の専用のマスク処理と、１つの種類の専用
のキャラクタパターンの重ね合せ処理とが行なわれるに
すぎず、ユーザがこの処理形態を自由に変更したりする
ことはできなかったので、画像処理装置としての融通性
に欠は更に演算マスク用ウィンドウの形状を直接表示モ
ニターへ出力して確認することができないという問題点
があった。
本発明はフレームメモリに格納されている画素データに
対する処理形態を容易に変更することを可能な融通性の
ある画像処理装置を提供することを目的としている。
対する処理形態を容易に変更することを可能な融通性の
ある画像処理装置を提供することを目的としている。
（問題点を解決するための手段）
本発明は、画素データを格納するフレームメモリと、こ
のフレームメモリ内の画素データに対して種々の処理を
施すための所定のパターンを格納する複数の汎用ビット
プレーンと、これらの複数の汎用ビットブレーンのいず
れかを選択する切換手段とを備えたことを特徴とする画
像処理装置である。
のフレームメモリ内の画素データに対して種々の処理を
施すための所定のパターンを格納する複数の汎用ビット
プレーンと、これらの複数の汎用ビットブレーンのいず
れかを選択する切換手段とを備えたことを特徴とする画
像処理装置である。
（作用）
本発明では、フレームメモリに格納されている画素デー
タに対して所定の処理を施すためのノくターンをもつ汎
用ビットブレーンを複数の汎用ヒツトプレーンの中から
切換手段により選択する。これによって、フレームメモ
リの画素データは選択された汎用ビットブレーンのパタ
ーンにより所定の処理が施されるが、ユーザが現在選択
されている汎用ビットブレーンのパターンとは異なるパ
ターンによる処理を希望するならば、切換手段によって
現在選択されている汎用ビットブレーンとは異なる汎用
ビットブレーンを自由に選択することができるようにし
ている。
タに対して所定の処理を施すためのノくターンをもつ汎
用ビットブレーンを複数の汎用ヒツトプレーンの中から
切換手段により選択する。これによって、フレームメモ
リの画素データは選択された汎用ビットブレーンのパタ
ーンにより所定の処理が施されるが、ユーザが現在選択
されている汎用ビットブレーンのパターンとは異なるパ
ターンによる処理を希望するならば、切換手段によって
現在選択されている汎用ビットブレーンとは異なる汎用
ビットブレーンを自由に選択することができるようにし
ている。
（実施例）
以下に本発明の実施例を図面を用いて説明する。
第１図は本発明の画像処理装置のシステム構成図である
。同図において第２図と同様の箇所には同じ符号を付し
て説明を省略する。
。同図において第２図と同様の箇所には同じ符号を付し
て説明を省略する。
本実施例では、従来のような専用の演算マスク用ウィン
ドウビットプレーンｌｏｔおよび専用のキャラクタオー
バレイ用ビットブレーン１０２どいったような専用のビ
ットブレーンではなく、ｎ個の汎用のビットブレーン３
−１乃至３−ｎを設けている。これらの汎用のビットブ
レーン３−１乃至３−ｎのうちのあるものには従来の演
算マスク用ウィンドウビットブレーン１０１と同一のマ
スクパターンが格納されていても良く、また汎用のビッ
トプレーン３−１乃至３−ｎのうちのあるものには従来
のキャラクタオーバレイ用ビットブレーン１０２と同一
のキャラクタパターンが格納されていても良い、さらに
他の汎用のビットブレーンには従来の演算マスク用ウィ
ンドウビットプレーン１０１．キャラクタオーバレイ用
ビットブレーン１０２とは異なるマスクパターン、キャ
ラクタパターンが格納されている。
ドウビットプレーンｌｏｔおよび専用のキャラクタオー
バレイ用ビットブレーン１０２どいったような専用のビ
ットブレーンではなく、ｎ個の汎用のビットブレーン３
−１乃至３−ｎを設けている。これらの汎用のビットブ
レーン３−１乃至３−ｎのうちのあるものには従来の演
算マスク用ウィンドウビットブレーン１０１と同一のマ
スクパターンが格納されていても良く、また汎用のビッ
トプレーン３−１乃至３−ｎのうちのあるものには従来
のキャラクタオーバレイ用ビットブレーン１０２と同一
のキャラクタパターンが格納されていても良い、さらに
他の汎用のビットブレーンには従来の演算マスク用ウィ
ンドウビットプレーン１０１．キャラクタオーバレイ用
ビットブレーン１０２とは異なるマスクパターン、キャ
ラクタパターンが格納されている。
これらの汎用のビットプレーン３−１乃至３−ｎは第１
のセレクタ４と第２のセレクタ５とに接続されている。
のセレクタ４と第２のセレクタ５とに接続されている。
第１のセレクタ４は例えばメインプロセーフす（図示せ
ず）からのセレクト制御信号５ＥＬＬによって、ビット
ブレーン３−１乃至３−ｎのうちの１つのビットブレー
ンを選りセして画像プロセッサ１に送出する。一方、第
２のセレクタ５は例えばメインプロセッサからのセレク
ト制りロ信５；−Ｓ Ｅ Ｌ ２によってヒツトブレー
ン３−１乃；”（”Ｈ３−ｎのうちの１つのビー７トブ
レーンを選択して論理和回路６に送出するようになって
いる。
ず）からのセレクト制御信号５ＥＬＬによって、ビット
ブレーン３−１乃至３−ｎのうちの１つのビットブレー
ンを選りセして画像プロセッサ１に送出する。一方、第
２のセレクタ５は例えばメインプロセッサからのセレク
ト制りロ信５；−Ｓ Ｅ Ｌ ２によってヒツトブレー
ン３−１乃；”（”Ｈ３−ｎのうちの１つのビー７トブ
レーンを選択して論理和回路６に送出するようになって
いる。
画像プロセッサｌは、第１のセレクタ４からのビットプ
レーンのパターン信号に基づいてフレームメモリ２の画
素データを演算処理し、その結果を論理和回路６に与え
るようになっている。論理和回路６は、画像プロセッサ
ｌからの演算処理結果と第２のセレクタ５からのビ〕・
ドブレーンのパターン信号をπね合わせる処理を行ない
その結果を表示モニタへ出力するようになっている。
レーンのパターン信号に基づいてフレームメモリ２の画
素データを演算処理し、その結果を論理和回路６に与え
るようになっている。論理和回路６は、画像プロセッサ
ｌからの演算処理結果と第２のセレクタ５からのビ〕・
ドブレーンのパターン信号をπね合わせる処理を行ない
その結果を表示モニタへ出力するようになっている。
以」二のような構成の画像処理装置の動作を次に説明す
る。
る。
フレームメモリ２には演算処理されるべき画素データが
格納されているとする。いま例えば汎用のビットプレー
ン３−１に従来の演算マスク用ウィンドウビットプレー
ン１０１と同様のマスクパターンが格納され、画像プロ
セッサｌによって従来の画像プロセッサ１００と同様の
演算マスク処理を行なわせようとする場合には、第１の
セレクタ４へのセレクタ信号５ＥＬ１をビットブレーン
３−１が選択されるように出力する。これによって、画
像プロセッサｌはフレームメモリ２からの画素データを
ビットブレーン３−１からのマスクパターンに基づいて
マスク処理することができて、その結果を論理和回路６
に与える。
格納されているとする。いま例えば汎用のビットプレー
ン３−１に従来の演算マスク用ウィンドウビットプレー
ン１０１と同様のマスクパターンが格納され、画像プロ
セッサｌによって従来の画像プロセッサ１００と同様の
演算マスク処理を行なわせようとする場合には、第１の
セレクタ４へのセレクタ信号５ＥＬ１をビットブレーン
３−１が選択されるように出力する。これによって、画
像プロセッサｌはフレームメモリ２からの画素データを
ビットブレーン３−１からのマスクパターンに基づいて
マスク処理することができて、その結果を論理和回路６
に与える。
また５例えば汎用のビットブレーン３−２に従来のキャ
ラクタオーバレイ用ビットブレーンｌＯ２と同様のキャ
ラクタパターンが格納されている場合に、従来の装置と
同様に画像プロセッサｌからの演算マスク処理結果とキ
ャラクタパターンとを重ね合わせようとするときには第
２のセレクタ５へのセレクタ信号５ＥＬ２をビット、ブ
レーン３−２が選択されるように出力する。これによっ
て表示モニタには例えば第３図に符号１０５で示した従
来の装置による処理結果と同様の合成されたビデオ信号
を送ることができる。
ラクタオーバレイ用ビットブレーンｌＯ２と同様のキャ
ラクタパターンが格納されている場合に、従来の装置と
同様に画像プロセッサｌからの演算マスク処理結果とキ
ャラクタパターンとを重ね合わせようとするときには第
２のセレクタ５へのセレクタ信号５ＥＬ２をビット、ブ
レーン３−２が選択されるように出力する。これによっ
て表示モニタには例えば第３図に符号１０５で示した従
来の装置による処理結果と同様の合成されたビデオ信号
を送ることができる。
本実施例の装置ではさらに、汎用のビットブレーン３−
１．３−２の他にも数々の汎用のビットブレーンを備え
ており、これらの汎用のビットプレーンに上述したビッ
トプレーン３−１．３−２のマスクパターン、キャラク
タパターンとは異なるマスクパターン、キャラクタパタ
ーンを格納することができる。そしてこれらの汎用のビ
ットプレーンをユーザはセレクト制御信号５ＥＬＩ 。
１．３−２の他にも数々の汎用のビットブレーンを備え
ており、これらの汎用のビットプレーンに上述したビッ
トプレーン３−１．３−２のマスクパターン、キャラク
タパターンとは異なるマスクパターン、キャラクタパタ
ーンを格納することができる。そしてこれらの汎用のビ
ットプレーンをユーザはセレクト制御信号５ＥＬＩ 。
５ＥＬ２により自由に選択することができる。これによ
って画像プロセッサ１はフレームメモリ２の画素データ
に対して種々のマスク処理を施すことが可能となり、ま
た画像プロセッサ１によってマスク処理された結果に対
して種々のキャラクタパターンとの合成処理を施すこと
が可能となる。
って画像プロセッサ１はフレームメモリ２の画素データ
に対して種々のマスク処理を施すことが可能となり、ま
た画像プロセッサ１によってマスク処理された結果に対
して種々のキャラクタパターンとの合成処理を施すこと
が可能となる。
このように本実施例によれば、複数の汎用のビットプレ
ーン３−１乃至３−ｎを設け、これらの汎用のビットプ
レーン３−１乃至３−ｎのマスクパターン、キャラクタ
パターンを格納しておき、セレクタ制御信号５ＥＬＬ
、５ＥＬ２によってこれらの汎用のビットプレーン３−
１乃至３−ｎを選択することができるようにしているの
で、ユーザはセレクタ制御信号５ＥＬＬ 、５ＥＬ２に
よりマスク処理、合成処理の形態を変更することができ
て、希望のマスク処理、合成処理を容易にＭ１合せるこ
とが可能になる。
ーン３−１乃至３−ｎを設け、これらの汎用のビットプ
レーン３−１乃至３−ｎのマスクパターン、キャラクタ
パターンを格納しておき、セレクタ制御信号５ＥＬＬ
、５ＥＬ２によってこれらの汎用のビットプレーン３−
１乃至３−ｎを選択することができるようにしているの
で、ユーザはセレクタ制御信号５ＥＬＬ 、５ＥＬ２に
よりマスク処理、合成処理の形態を変更することができ
て、希望のマスク処理、合成処理を容易にＭ１合せるこ
とが可能になる。
（発明の効果）
以」−に説明したように本発明によれば、フレームメモ
リの画素データに対して所定の処理を施すだめのパター
ンをもつ汎用ビットブレーンを複数の汎用ビットブレー
ンの中から選択することができるので、フレームメモリ
に格納されている画素データに対する処理形態を極めて
容易に変更することができて画像処理装置に融通性をも
たせることができる
リの画素データに対して所定の処理を施すだめのパター
ンをもつ汎用ビットブレーンを複数の汎用ビットブレー
ンの中から選択することができるので、フレームメモリ
に格納されている画素データに対する処理形態を極めて
容易に変更することができて画像処理装置に融通性をも
たせることができる
第１図は本発明の画像処理装置の構成図、第２図は従来
の画像処理装置の構成図、第３図は第２図の画像処理装
置の具体的な処理形態を示す図である。 １・・・画像プロセッサ、２・・・フレームメモリ、３
−１乃至３−ｎ・・・汎用ビットブレーン、４・・・第
１のセレクタ、５・・・第２のセレクタ、６・・・論理
和回路、５ＥＬＬ 、５ＥＬ２・・・セレクト制御信号
。 特許出願人 ファナック株式会社 代 理 人 弁理士 辻
實第１図 ！
の画像処理装置の構成図、第３図は第２図の画像処理装
置の具体的な処理形態を示す図である。 １・・・画像プロセッサ、２・・・フレームメモリ、３
−１乃至３−ｎ・・・汎用ビットブレーン、４・・・第
１のセレクタ、５・・・第２のセレクタ、６・・・論理
和回路、５ＥＬＬ 、５ＥＬ２・・・セレクト制御信号
。 特許出願人 ファナック株式会社 代 理 人 弁理士 辻
實第１図 ！
Claims (1)
- 画素データを格納するフレームメモリと、このフレーム
メモリ内の画素データに対して種々の処理を施すための
所定のパターンを格納する複数の汎用ビットプレーンと
、これらの複数の汎用ビットプレーンのいずれかを選択
する切換手段とを備えたことを特徴とする画像処理装置
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189777A JPS6344688A (ja) | 1986-08-13 | 1986-08-13 | 画像処理装置 |
| EP19870904953 EP0308506A4 (en) | 1986-08-13 | 1987-07-29 | Image processor |
| PCT/JP1987/000558 WO1988001421A1 (fr) | 1986-08-13 | 1987-07-29 | Processeur d'images |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61189777A JPS6344688A (ja) | 1986-08-13 | 1986-08-13 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344688A true JPS6344688A (ja) | 1988-02-25 |
Family
ID=16247026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61189777A Pending JPS6344688A (ja) | 1986-08-13 | 1986-08-13 | 画像処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0308506A4 (ja) |
| JP (1) | JPS6344688A (ja) |
| WO (1) | WO1988001421A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288731B1 (en) | 1997-11-17 | 2001-09-11 | Nec Corporation | Free deformation of image data |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9008426D0 (en) * | 1990-04-12 | 1990-06-13 | Crosfield Electronics Ltd | Graphics display system |
| US5426725A (en) * | 1992-06-16 | 1995-06-20 | Honeywell Inc. | Priority based graphics in an open system windows environment |
| US7174352B2 (en) | 1993-06-03 | 2007-02-06 | Network Appliance, Inc. | File system image transfer |
| US6604118B2 (en) | 1998-07-31 | 2003-08-05 | Network Appliance, Inc. | File system image transfer |
| US7139817B1 (en) | 2001-06-12 | 2006-11-21 | Network Appliance, Inc. | Managing configuration information for multiple devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173863A (ja) * | 1983-03-24 | 1984-10-02 | Fujitsu Ltd | マスクメモリ方式 |
| JPS60151743A (ja) * | 1983-10-17 | 1985-08-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重デ−タウインドウ表示システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6053349B2 (ja) * | 1981-06-19 | 1985-11-25 | 株式会社日立製作所 | 画像処理プロセツサ |
| JPS59173862A (ja) * | 1983-03-24 | 1984-10-02 | Fujitsu Ltd | マスクメモリ制御回路 |
| JPS60144789A (ja) * | 1984-01-04 | 1985-07-31 | 日本電気株式会社 | 文字図形表示制御装置 |
| JPS60173587A (ja) * | 1984-02-20 | 1985-09-06 | 株式会社リコー | デ−タ処理装置 |
-
1986
- 1986-08-13 JP JP61189777A patent/JPS6344688A/ja active Pending
-
1987
- 1987-07-29 EP EP19870904953 patent/EP0308506A4/en not_active Withdrawn
- 1987-07-29 WO PCT/JP1987/000558 patent/WO1988001421A1/ja not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59173863A (ja) * | 1983-03-24 | 1984-10-02 | Fujitsu Ltd | マスクメモリ方式 |
| JPS60151743A (ja) * | 1983-10-17 | 1985-08-09 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 多重デ−タウインドウ表示システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288731B1 (en) | 1997-11-17 | 2001-09-11 | Nec Corporation | Free deformation of image data |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0308506A4 (en) | 1990-12-12 |
| WO1988001421A1 (fr) | 1988-02-25 |
| EP0308506A1 (en) | 1989-03-29 |
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