JPS6344754A - 相補型ｍｏｓ半導体装置 - Google Patents
相補型ｍｏｓ半導体装置Info
- Publication number
- JPS6344754A JPS6344754A JP62132632A JP13263287A JPS6344754A JP S6344754 A JPS6344754 A JP S6344754A JP 62132632 A JP62132632 A JP 62132632A JP 13263287 A JP13263287 A JP 13263287A JP S6344754 A JPS6344754 A JP S6344754A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- semiconductor device
- source
- nickel
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型ＭＯＳ半導体装置に関する。
最近、シリコンゲート相補型ＭＯＳ半導体装置において
、Ｎ型ポリシリコンをゲート電極に用ｌ／）だ同極ポリ
シリコン構造が注目されてきてしする。
、Ｎ型ポリシリコンをゲート電極に用ｌ／）だ同極ポリ
シリコン構造が注目されてきてしする。
従来のシリコンゲート相補型Ｍ ＯＳ半導体装置では、
Ｎチャンネルトランジスタ部のコンタクト配線にＮ型ポ
リシリコンが用いられるが、Ｐチャンネルトランジスタ
部のコンタクト配線には、アルミニュウムが用いられて
いた。又、前記アルミニュウム配線の欠点を改良する技
術として特公昭５４−４１８７１に示す様なアルミニュ
ウムを拡散させ、シリサイドを形成させる方法が開示っ
されている〔発明が解決しようとする問題点〕 しかし、相補型ＭＯＳ半導体装置はＰチャンネルとＮチ
ャンネルから成り立っているため、Ｎ型ポリシリコンを
ゲート電極及びコンタクト配線に用いると、Ｐチャンネ
ルトランジスタのソース・ドレインとコンタクト配線と
の間にＰＮ接合が生じる。そのため、Ｐチャンネルトラ
ンジスタ部のコンタクト配線にはアルミニュウムが用い
られるが、アルミニュム配線はソース・ドレインとの電
気的接触が悪く、接触抵抗が不安定になる欠点があった
。又、前述の特公昭５４−４１８７１はアルミニュウム
を熱的拡散したアルミニュムシリサイトをコンタクト部
に用い電気的接触を改善してはいるが、アルミニエムは
低融点金属であり熱拡散が起こりやすい欠点があるとと
もに、コンタクト・セルフ・アライン（以下Ｃ３Ａと云
う）でないので、相補型ＭＯＳ半導体装置の微細化に難
点があるそこで、本発明はこのような問題点を解決する
もので、その目的とするところは、ソース・ドレインの
コンタクト配線を改良して半導体回路の微細化と接触抵
抗の低減化・安定化とを同時に達成する相補型ＭＯＳ半
導体装置を提供することにある。
Ｎチャンネルトランジスタ部のコンタクト配線にＮ型ポ
リシリコンが用いられるが、Ｐチャンネルトランジスタ
部のコンタクト配線には、アルミニュウムが用いられて
いた。又、前記アルミニュウム配線の欠点を改良する技
術として特公昭５４−４１８７１に示す様なアルミニュ
ウムを拡散させ、シリサイドを形成させる方法が開示っ
されている〔発明が解決しようとする問題点〕 しかし、相補型ＭＯＳ半導体装置はＰチャンネルとＮチ
ャンネルから成り立っているため、Ｎ型ポリシリコンを
ゲート電極及びコンタクト配線に用いると、Ｐチャンネ
ルトランジスタのソース・ドレインとコンタクト配線と
の間にＰＮ接合が生じる。そのため、Ｐチャンネルトラ
ンジスタ部のコンタクト配線にはアルミニュウムが用い
られるが、アルミニュム配線はソース・ドレインとの電
気的接触が悪く、接触抵抗が不安定になる欠点があった
。又、前述の特公昭５４−４１８７１はアルミニュウム
を熱的拡散したアルミニュムシリサイトをコンタクト部
に用い電気的接触を改善してはいるが、アルミニエムは
低融点金属であり熱拡散が起こりやすい欠点があるとと
もに、コンタクト・セルフ・アライン（以下Ｃ３Ａと云
う）でないので、相補型ＭＯＳ半導体装置の微細化に難
点があるそこで、本発明はこのような問題点を解決する
もので、その目的とするところは、ソース・ドレインの
コンタクト配線を改良して半導体回路の微細化と接触抵
抗の低減化・安定化とを同時に達成する相補型ＭＯＳ半
導体装置を提供することにある。
本発明の相補型ＭＯＳ半導体装置は、Ｎ型ポリシリコン
からなるゲート電極及びコンタクト配線を含む相補型Ｍ
ＯＳ半導体装置において、前記相補型ＭＯＳ半導体装
置を構成するＰチャンネルトランジスタのソース領域又
はドレイン領域とコンタクト配線とのコンタクト部が高
融点金属シリサイドを含むことを特徴とする。
からなるゲート電極及びコンタクト配線を含む相補型Ｍ
ＯＳ半導体装置において、前記相補型ＭＯＳ半導体装
置を構成するＰチャンネルトランジスタのソース領域又
はドレイン領域とコンタクト配線とのコンタクト部が高
融点金属シリサイドを含むことを特徴とする。
第１図は、本発明の相補型ＭＯＳ半導体装置の断面の一
部分を示す図である。１０１はＮ型半導体基板、１０２
は半導体基板中に形成されたＰ−ウェル領域、１０３は
Ｎ型ポリシリコンからなるゲート電極、１０４はポリシ
リコンと高融点金属シリサイドからなるコンタクト配線
でゲート電極１０３と接続されてい石ソース及びドレイ
ンの引出配線、１０５は層間絶縁膜、１０はフィールド
絶縁膜、１０７はＣ３Ａにより形成されたソース領域及
びドレイン領域、ＩＯ２はポリシリコン１０４と接する
部分１ルぢコンタクト部がシリサイドからなる高融点金
属、１０９はゲート絶縁膜から構成される。上記構成の
相補型ＭＯＳ半導体装置の作り方を以下に述べる。１０
２はＮ型半導体基板中に形成されたＰ−ウェル領域でイ
オン打ち込み等により形成される。前記Ｐ−ウェル領域
にＮチャンネルトランジスタが形成され、そして、前記
Ｎ型半導体基板にはＰチャンネルトランジスタが形成さ
れる。１０３はゲート電極、１０４はコンタクト配線で
Ｎ型ポリシリコンとシリサイドからなる。フィールド絶
縁膜１０６は選択酸化法等によって形成され、その一部
は半導体基板１０１の中に埋設され素子分離の役割をは
たす。ゲート絶縁膜１０９を酸化により形成した後、ポ
リシリコンを半導体基板の一主面にデポし、このポリシ
リコンにＮ゛拡散行いポリシリコンの抵抗率を低下させ
前記Ｎ型ポリシリンを形成させる。その後、Ｎ型ポリシ
リコンをパターニングしエツチング成形してゲート電極
１０３及びコンタクト配線１０４を形成する。次に、前
記ゲート電極１０３の両側にイオン打ち込み等によりＰ
及びＮチャンネルトランジスタのソース・ドレイン領域
を形成する。その後、層間絶縁膜１０５をデボし、前記
ソース・ドレイン領域上のコンタクト配線上に形成され
た層間絶縁膜にコンタクト孔即ちコンタクト部を形成す
る。次に、高融点金属例えばニッケル１０８を電子ビー
ム等で蒸着し、さらにフォトエッチ形成し、前記金属で
バット及び第２層配線も形成する。前記金属は従来のア
ルミニエムとほぼ同様な機能もはたすことができる。蒸
着したニッケルをフォトエッチ成形した後、Ｎ２雰囲気
中で４００°Ｃｌ２Ｏ分の熱処理を行いニッケル１０８
とＮ型ポリシリコン１０４を反応させ、ニッケルシリサ
イド（Ｎｉ Ｓｉ ）を形成させる。これによって、Ｐ
チャンネルトランジスタのソース・ドレイン１０７とそ
のコンタクト配線としてのＮ型ポリシリコン１０４はシ
リサイドを介して接続しオーミンクな接触を持つことが
でき、シリサイド化する前にあったＰチャンネルトラン
ジスタのソース・ドレインにおけるＰＮジャンクション
を消滅させることができる。上述の如く、Ｃ３Ａにより
配線と拡散層との位置関係を正確に作り込むことができ
る。
部分を示す図である。１０１はＮ型半導体基板、１０２
は半導体基板中に形成されたＰ−ウェル領域、１０３は
Ｎ型ポリシリコンからなるゲート電極、１０４はポリシ
リコンと高融点金属シリサイドからなるコンタクト配線
でゲート電極１０３と接続されてい石ソース及びドレイ
ンの引出配線、１０５は層間絶縁膜、１０はフィールド
絶縁膜、１０７はＣ３Ａにより形成されたソース領域及
びドレイン領域、ＩＯ２はポリシリコン１０４と接する
部分１ルぢコンタクト部がシリサイドからなる高融点金
属、１０９はゲート絶縁膜から構成される。上記構成の
相補型ＭＯＳ半導体装置の作り方を以下に述べる。１０
２はＮ型半導体基板中に形成されたＰ−ウェル領域でイ
オン打ち込み等により形成される。前記Ｐ−ウェル領域
にＮチャンネルトランジスタが形成され、そして、前記
Ｎ型半導体基板にはＰチャンネルトランジスタが形成さ
れる。１０３はゲート電極、１０４はコンタクト配線で
Ｎ型ポリシリコンとシリサイドからなる。フィールド絶
縁膜１０６は選択酸化法等によって形成され、その一部
は半導体基板１０１の中に埋設され素子分離の役割をは
たす。ゲート絶縁膜１０９を酸化により形成した後、ポ
リシリコンを半導体基板の一主面にデポし、このポリシ
リコンにＮ゛拡散行いポリシリコンの抵抗率を低下させ
前記Ｎ型ポリシリンを形成させる。その後、Ｎ型ポリシ
リコンをパターニングしエツチング成形してゲート電極
１０３及びコンタクト配線１０４を形成する。次に、前
記ゲート電極１０３の両側にイオン打ち込み等によりＰ
及びＮチャンネルトランジスタのソース・ドレイン領域
を形成する。その後、層間絶縁膜１０５をデボし、前記
ソース・ドレイン領域上のコンタクト配線上に形成され
た層間絶縁膜にコンタクト孔即ちコンタクト部を形成す
る。次に、高融点金属例えばニッケル１０８を電子ビー
ム等で蒸着し、さらにフォトエッチ形成し、前記金属で
バット及び第２層配線も形成する。前記金属は従来のア
ルミニエムとほぼ同様な機能もはたすことができる。蒸
着したニッケルをフォトエッチ成形した後、Ｎ２雰囲気
中で４００°Ｃｌ２Ｏ分の熱処理を行いニッケル１０８
とＮ型ポリシリコン１０４を反応させ、ニッケルシリサ
イド（Ｎｉ Ｓｉ ）を形成させる。これによって、Ｐ
チャンネルトランジスタのソース・ドレイン１０７とそ
のコンタクト配線としてのＮ型ポリシリコン１０４はシ
リサイドを介して接続しオーミンクな接触を持つことが
でき、シリサイド化する前にあったＰチャンネルトラン
ジスタのソース・ドレインにおけるＰＮジャンクション
を消滅させることができる。上述の如く、Ｃ３Ａにより
配線と拡散層との位置関係を正確に作り込むことができ
る。
又、Ｎチャンネルトランジスタのソース・ドレインのコ
ンタクト配線をもちいてＣ３Ａが行え、従って、Ｐ、Ｎ
チャンネルともＣ３Ａが行えるので、相補型ＭＯＳ半導
体装置を一層微細化することができる。
ンタクト配線をもちいてＣ３Ａが行え、従って、Ｐ、Ｎ
チャンネルともＣ３Ａが行えるので、相補型ＭＯＳ半導
体装置を一層微細化することができる。
更に、本発明の実施例におけるＮ型半導体基板をＰ型半
導体基板にし、Ｐ型半導体基板中にＮ−ウェル領域を形
成した場合も上記本発明と同様な方法によって、前記目
的を達成できることは明らかである。
導体基板にし、Ｐ型半導体基板中にＮ−ウェル領域を形
成した場合も上記本発明と同様な方法によって、前記目
的を達成できることは明らかである。
又、ポリシリコンとシリサイドを形成する金属は、高融
点金属であれば良く、例えば、ニッケルの他に、コバル
ト、パラジウム、チタン、ジルコニュウム、白金、タン
タル、タングステン等である。
点金属であれば良く、例えば、ニッケルの他に、コバル
ト、パラジウム、チタン、ジルコニュウム、白金、タン
タル、タングステン等である。
又、本発明が、相補型ＭＯＳ半導体装置を一部に含む半
導体装置においても有効であることは明らかである。
導体装置においても有効であることは明らかである。
以上述べたように本発明によれば、Ｎ型ポリシリコンを
ゲート電極とする相補型ＭＯＳ半導体装置において、ソ
ース・ドレインとコンタクト配線のコンタクト部をＮ型
ポリシリコンと高融点金属とから成るシリサイドにする
ことにより、■ 半導体装置を一層微細化できる。
ゲート電極とする相補型ＭＯＳ半導体装置において、ソ
ース・ドレインとコンタクト配線のコンタクト部をＮ型
ポリシリコンと高融点金属とから成るシリサイドにする
ことにより、■ 半導体装置を一層微細化できる。
■ Ｐチャンネルトランジスタのソース・ドレインとソ
ース・ドレイン電極配線との接触抵抗を小さくするとと
もに、しきいイ直も小さくできる。
ース・ドレイン電極配線との接触抵抗を小さくするとと
もに、しきいイ直も小さくできる。
■ コンタクト配線の抵抗が半減し半導体回路の演算速
度を速めることができる。
度を速めることができる。
という効果を有する。
第１図は、本発明の相補型ＭＯＳ′＋導体装置の一実施
例を示す主要断面図。 １０１・・・；・・ Ｎ型半導体基板 １０２・・・・・・ Ｐ−ウェル領域 ＩＱ３・・・・・・ ゲート電極 １０４・・・・・・ コンタクト配線 １０５・・・・・・ 層間絶縁膜 １０６・・・・・・ フィールド酸化膜１０７ ・・・
・・・ ソース・ドレイン１０８・・・・・・ 高融点
金属 １０９・・・・・・ ゲイト絶縁膜 基 上 手続補正ｍ＜自発） 昭和 ６り ６月 ２６日 １８ 事件の表示 昭和６２年５月２８日付提出の特許願（Ｂ）２、発明の
名称 相補量Ｍ０５半導体装置 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 〒１０４ 東京都中央区京橋２丁目６番２１号株式会
社服部セイコー内 最上特許本ａ所（４６６４） 弁
理士 最 上 務連絡先 ５５３−２１１１
内線６３１〜６４０担当 林５、補正の対象 明細書（発明の詳細な説明）１図面 ６、補正の内容 ｆｉ＋ 明細書中第２頁８行目「開示っされて」とあ
るのを「開示されて」と訂正する。
例を示す主要断面図。 １０１・・・；・・ Ｎ型半導体基板 １０２・・・・・・ Ｐ−ウェル領域 ＩＱ３・・・・・・ ゲート電極 １０４・・・・・・ コンタクト配線 １０５・・・・・・ 層間絶縁膜 １０６・・・・・・ フィールド酸化膜１０７ ・・・
・・・ ソース・ドレイン１０８・・・・・・ 高融点
金属 １０９・・・・・・ ゲイト絶縁膜 基 上 手続補正ｍ＜自発） 昭和 ６り ６月 ２６日 １８ 事件の表示 昭和６２年５月２８日付提出の特許願（Ｂ）２、発明の
名称 相補量Ｍ０５半導体装置 ３、補正する者 事件との関係 出願人 東京都新宿区西新宿２丁目４番１号 （２３６）セイコーエプソン株式会社 代表取締役 中 村 恒 也 ４、代理人 〒１０４ 東京都中央区京橋２丁目６番２１号株式会
社服部セイコー内 最上特許本ａ所（４６６４） 弁
理士 最 上 務連絡先 ５５３−２１１１
内線６３１〜６４０担当 林５、補正の対象 明細書（発明の詳細な説明）１図面 ６、補正の内容 ｆｉ＋ 明細書中第２頁８行目「開示っされて」とあ
るのを「開示されて」と訂正する。
Claims (1)
- （１）Ｎ型ポリシリコンからなるゲート電極及びコンタ
クト配線を含む相補型ＭＯＳ半導体装置において、前記
相補型ＭＯＳ半導体装置を構成するＰチャンネルトラン
ジスタのソース領域又はドレイン領域とコンタクト配線
とのコンタクト部が高融点金属シリサイドを含むことを
特徴とする相補型ＭＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132632A JPS6344754A (ja) | 1987-05-28 | 1987-05-28 | 相補型ｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62132632A JPS6344754A (ja) | 1987-05-28 | 1987-05-28 | 相補型ｍｏｓ半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55176933A Division JPS57128058A (en) | 1980-12-15 | 1980-12-15 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344754A true JPS6344754A (ja) | 1988-02-25 |
Family
ID=15085866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62132632A Pending JPS6344754A (ja) | 1987-05-28 | 1987-05-28 | 相補型ｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344754A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488779A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS5488778A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS55148441A (en) * | 1979-05-08 | 1980-11-19 | Seiko Epson Corp | Complementary type mos-ic |
-
1987
- 1987-05-28 JP JP62132632A patent/JPS6344754A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5488779A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS5488778A (en) * | 1977-12-26 | 1979-07-14 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of fabricating complementary mos transistor |
| JPS55148441A (en) * | 1979-05-08 | 1980-11-19 | Seiko Epson Corp | Complementary type mos-ic |
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