JPS6345128B2 - - Google Patents
Info
- Publication number
- JPS6345128B2 JPS6345128B2 JP27158186A JP27158186A JPS6345128B2 JP S6345128 B2 JPS6345128 B2 JP S6345128B2 JP 27158186 A JP27158186 A JP 27158186A JP 27158186 A JP27158186 A JP 27158186A JP S6345128 B2 JPS6345128 B2 JP S6345128B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- control means
- switch
- current control
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ／Ｄ変換器に関する。
Ａ／Ｄ変換器はアナログ入力電流と基準電流の
積分方式による比較又は、基準電流を重み付けし
た複数の電流源に合流して直流的に比較する方式
によつて、入力アナログ量をデイジタル量に変換
するのが一般的である。斯かるＡ／Ｄ変換器に於
いて基準電流源は通常外部の安定な基準電圧源か
らの電圧を電圧／電流交換して得ている。又、斯
かるＡ／Ｄ変換器特に後者の場合では初期の基準
電圧値又はこの分圧電圧を調整して、基準電流値
を設定し、よつて、スケール調整を行なつてい
る。第１図に一般的な積分方式によるＡ／Ｄ変換
方式を示す。積分器１０は入出力間に積分コンデ
ンサCoが接続された演算増巾器３によつて、構
成される。この積分器１０の入力Ｃにはスイツチ
Soによつてａ点を選択接続することにより基準
信電流源１からの基準電流Irefが、ｂ点を選択接
続することによつて、電流源２から未知電圧VX
に対応した電流IXがそれぞれ印加される。これら
の基準電流源１および電流源２はそれぞれ基準電
圧Vref、未知電圧VXを基準電流Iref、未知電流IX
に変換している。この方式では所定期間電流IXを
初期値の積分値から積分し、続いて基準電流Iref
によつて続いての期間逆積分を積分値が初期値に
なるまで行なうことによつて電流IXを「続いての
期間」に対応させてデジタル表示を行なうもので
あり、かかる技術の詳細は米国特許第3316547号
明細書によつて知られているので詳細については
ここでは言及しない。ここで、変換動作に先立つ
て、基準電圧Vrefを調整して基準電流Irefの調整
を行なうわけであり、一般にこの基準電流Irefは
変換器のフルスケール、すなわち、電流IXの最大
値IX（max）に対応づけられる。しかしながら、
かかるスケール調整は初期的には有効であつて
も、温度変化及び長期的な素子の特性変動等によ
り、常に有効なものであるとはかぎらない。斯か
るスケール調整のエラーは外部基準電圧値Vref自
体の変動と、Ａ／Ｄ変換器自体の変動によるエラ
ー（同業者間では一般にゲインエラーと呼ばれて
いる。）に大別出来る。特にＣ―MOSモノリシツ
ク集積回路で構成したＡ／Ｄ変換器等ではＡ／Ｄ
変換器自体のゲインエラーは比較的大きく、この
エラーを自動補正する回路の開発の必要性が高ま
つていた。かかるゲインエラーとは、例えば増幅
器３において入力端子Ｃの電位が動作中に変動し
てしまい、従つて、積分器１０のバイアスされた
端子ｄとの間のオフセツト値が変動してしまうこ
とにより発生する。また、サーミスタ等を用いた
温度センサーからの電圧、電流をＡ／Ｄ変換する
場合にはセンサー部に印加される電圧に対する比
を検出する事になり、この種の応用上では本質的
に基準電圧源として、センサへの印加電圧を使用
する事により基準電圧源の変動はスケールエラー
とならず、Ａ／Ｄ変換器自体のゲインエラーのみ
がスケールエラー要因となり、この点に於いても
ゲインエラーの自動補正回路の開発の必要性が高
まつていた。
積分方式による比較又は、基準電流を重み付けし
た複数の電流源に合流して直流的に比較する方式
によつて、入力アナログ量をデイジタル量に変換
するのが一般的である。斯かるＡ／Ｄ変換器に於
いて基準電流源は通常外部の安定な基準電圧源か
らの電圧を電圧／電流交換して得ている。又、斯
かるＡ／Ｄ変換器特に後者の場合では初期の基準
電圧値又はこの分圧電圧を調整して、基準電流値
を設定し、よつて、スケール調整を行なつてい
る。第１図に一般的な積分方式によるＡ／Ｄ変換
方式を示す。積分器１０は入出力間に積分コンデ
ンサCoが接続された演算増巾器３によつて、構
成される。この積分器１０の入力Ｃにはスイツチ
Soによつてａ点を選択接続することにより基準
信電流源１からの基準電流Irefが、ｂ点を選択接
続することによつて、電流源２から未知電圧VX
に対応した電流IXがそれぞれ印加される。これら
の基準電流源１および電流源２はそれぞれ基準電
圧Vref、未知電圧VXを基準電流Iref、未知電流IX
に変換している。この方式では所定期間電流IXを
初期値の積分値から積分し、続いて基準電流Iref
によつて続いての期間逆積分を積分値が初期値に
なるまで行なうことによつて電流IXを「続いての
期間」に対応させてデジタル表示を行なうもので
あり、かかる技術の詳細は米国特許第3316547号
明細書によつて知られているので詳細については
ここでは言及しない。ここで、変換動作に先立つ
て、基準電圧Vrefを調整して基準電流Irefの調整
を行なうわけであり、一般にこの基準電流Irefは
変換器のフルスケール、すなわち、電流IXの最大
値IX（max）に対応づけられる。しかしながら、
かかるスケール調整は初期的には有効であつて
も、温度変化及び長期的な素子の特性変動等によ
り、常に有効なものであるとはかぎらない。斯か
るスケール調整のエラーは外部基準電圧値Vref自
体の変動と、Ａ／Ｄ変換器自体の変動によるエラ
ー（同業者間では一般にゲインエラーと呼ばれて
いる。）に大別出来る。特にＣ―MOSモノリシツ
ク集積回路で構成したＡ／Ｄ変換器等ではＡ／Ｄ
変換器自体のゲインエラーは比較的大きく、この
エラーを自動補正する回路の開発の必要性が高ま
つていた。かかるゲインエラーとは、例えば増幅
器３において入力端子Ｃの電位が動作中に変動し
てしまい、従つて、積分器１０のバイアスされた
端子ｄとの間のオフセツト値が変動してしまうこ
とにより発生する。また、サーミスタ等を用いた
温度センサーからの電圧、電流をＡ／Ｄ変換する
場合にはセンサー部に印加される電圧に対する比
を検出する事になり、この種の応用上では本質的
に基準電圧源として、センサへの印加電圧を使用
する事により基準電圧源の変動はスケールエラー
とならず、Ａ／Ｄ変換器自体のゲインエラーのみ
がスケールエラー要因となり、この点に於いても
ゲインエラーの自動補正回路の開発の必要性が高
まつていた。
本発明の目的は電流源回路を適切に用いる事に
よつて構成出来る自動スケール調整機能を有し、
特にモノリシツク集積回路として構成する事が適
切であるＡ／Ｄ変換器を提供する点にある。
よつて構成出来る自動スケール調整機能を有し、
特にモノリシツク集積回路として構成する事が適
切であるＡ／Ｄ変換器を提供する点にある。
本発明よる電流源回路は所定の電流値を発生し
得る第１の電流制御手段と、増幅器の出力によつ
て電流値が制御される第２の電流制御手段と、第
１の電流制御手段で制御される電流値と所定の電
流値との差電流を検出する手段とを含み、この差
電流を用いて電流値が所定の電流値となるように
増幅器の出力を制御することを特徴とする。
得る第１の電流制御手段と、増幅器の出力によつ
て電流値が制御される第２の電流制御手段と、第
１の電流制御手段で制御される電流値と所定の電
流値との差電流を検出する手段とを含み、この差
電流を用いて電流値が所定の電流値となるように
増幅器の出力を制御することを特徴とする。
上述した本発明による電流源回路は自動的に電
流値を所定値に補正しうる機能を有しており、こ
の電流値は種々の方式のＡ／Ｄ変換装置において
基準電流として用いることにより、自動的にスケ
ール調整の可能なＡ／Ｄ変換装置を容易に実現す
ることが可能である。
流値を所定値に補正しうる機能を有しており、こ
の電流値は種々の方式のＡ／Ｄ変換装置において
基準電流として用いることにより、自動的にスケ
ール調整の可能なＡ／Ｄ変換装置を容易に実現す
ることが可能である。
次に第２図を参照して本発明による電流源回路
を説明する。所定の電位Vbに差動増幅器２０の
正転入力端子（＋）が接続され、その出力が
NPNトランジスタTr1のベースに印加され、トラ
ンジスタTr1のコレクタからコンデンサC1を介し
て増幅器２０の反転入力端子（−）に接続され
る。このトランジスタTr1のコレクタにはコレク
タを電源＋Vcに接続し、ベースとエキツタが共
通接続されたPNPトランジスタTr2のエミツタが
接続され、トランジスタTr1のエミツタは抵抗Ｒ
を介して接地されている。ここでトランジスタ
Tr1と抵抗Ｒは第１の電流源２２を構成してい
る。他方電源＋Vcコレクタを接続し、ベースを
トランジスタTr2のベースと接続したPNPのトラ
ンジスタTr3のコレクタは一端が接地された第１
の電流源２１の他端に接続されている。また、こ
のコレクタはアナログスイツチSW1を介して増幅
器２０の反転入力端子（−）に接続されている。
ここでは第１の電流源２１を基準の電流源とし、
トランジスタTr2とTr3によつて構成される差電
流検出回路２３を用いてこの回路のトランジスタ
Tr3のエミツタと増幅器２０の反転入力端子
（−）とをスイツチSW1を介して、接続すること
により、第２の電流源２２の電流I2と電流I1の差
を出し、これにより電流I2を電流I1の値に調整す
るものである。
を説明する。所定の電位Vbに差動増幅器２０の
正転入力端子（＋）が接続され、その出力が
NPNトランジスタTr1のベースに印加され、トラ
ンジスタTr1のコレクタからコンデンサC1を介し
て増幅器２０の反転入力端子（−）に接続され
る。このトランジスタTr1のコレクタにはコレク
タを電源＋Vcに接続し、ベースとエキツタが共
通接続されたPNPトランジスタTr2のエミツタが
接続され、トランジスタTr1のエミツタは抵抗Ｒ
を介して接地されている。ここでトランジスタ
Tr1と抵抗Ｒは第１の電流源２２を構成してい
る。他方電源＋Vcコレクタを接続し、ベースを
トランジスタTr2のベースと接続したPNPのトラ
ンジスタTr3のコレクタは一端が接地された第１
の電流源２１の他端に接続されている。また、こ
のコレクタはアナログスイツチSW1を介して増幅
器２０の反転入力端子（−）に接続されている。
ここでは第１の電流源２１を基準の電流源とし、
トランジスタTr2とTr3によつて構成される差電
流検出回路２３を用いてこの回路のトランジスタ
Tr3のエミツタと増幅器２０の反転入力端子
（−）とをスイツチSW1を介して、接続すること
により、第２の電流源２２の電流I2と電流I1の差
を出し、これにより電流I2を電流I1の値に調整す
るものである。
以下にその動作を説明する。
すなわち、トランジスタTr1のエミツタ抵抗
（Ｒ）に印加される電圧を電流に変換してトラン
ジスタTr1のコレクタから取り出される第２の電
流源２２における電流I2は基準となる第１の電流
源（I1）の電流との差電流検出回路２２によつて
得て、これを閉じたアナログスイツチSW1を介し
て差動増幅器２０の反転入力端子（−）へ印加
し、コンデンサC1を差電流により充電し、この
充電はトランジスタTr1を制御するように増幅器
２０に印加されて差電流が０となる状態で停止
し、この状態で平衡状態となる。この回路２３は
トランジスタTr3を介して電流I2と同じ値の電流
I2が流され、この電流と電流I1との差のスイツチ
SW1を介してコンデンサＣに与えるものである。
（Ｒ）に印加される電圧を電流に変換してトラン
ジスタTr1のコレクタから取り出される第２の電
流源２２における電流I2は基準となる第１の電流
源（I1）の電流との差電流検出回路２２によつて
得て、これを閉じたアナログスイツチSW1を介し
て差動増幅器２０の反転入力端子（−）へ印加
し、コンデンサC1を差電流により充電し、この
充電はトランジスタTr1を制御するように増幅器
２０に印加されて差電流が０となる状態で停止
し、この状態で平衡状態となる。この回路２３は
トランジスタTr3を介して電流I2と同じ値の電流
I2が流され、この電流と電流I1との差のスイツチ
SW1を介してコンデンサＣに与えるものである。
次にこの回路の動作をより詳しく説明する。
to時点での抵抗にかかる誤差電圧（−ΔVio）
に起因するto時点での差動流をIo（to）とすると、
Io（to）＝−ΔVio／Ｒと票わす事が出来る。スイ
ツチSW1が閉じた後の任意の時点t1に於ける差電
流Io（t1）はIo（t1）はIo（t1）＝−ΔVio／Ｒ−１／C
R ∫t 1 /toIo（ｔ）αtによつて、t1時点での差電流はIo
（ｔ）＝ΔVio／ＲＥ−t1／CRとなる。ここでＣは容量C
1 の容量値である。t1時点でのC1の雑留誤差電圧成
分（Ve）はVE＝−ΔVio ｅ−t1／CRである。この 残留誤差電圧成分は時間経過とともに減衰する。
この時間変化又は応答特性を第３図に示した。
に起因するto時点での差動流をIo（to）とすると、
Io（to）＝−ΔVio／Ｒと票わす事が出来る。スイ
ツチSW1が閉じた後の任意の時点t1に於ける差電
流Io（t1）はIo（t1）はIo（t1）＝−ΔVio／Ｒ−１／C
R ∫t 1 /toIo（ｔ）αtによつて、t1時点での差電流はIo
（ｔ）＝ΔVio／ＲＥ−t1／CRとなる。ここでＣは容量C
1 の容量値である。t1時点でのC1の雑留誤差電圧成
分（Ve）はVE＝−ΔVio ｅ−t1／CRである。この 残留誤差電圧成分は時間経過とともに減衰する。
この時間変化又は応答特性を第３図に示した。
今、Vb＝10V ΔVio＝100mVで0.01％の以内の
誤差へ、第１、第２電流源電流を自動補正する場
合の具体例を考察する。
誤差へ、第１、第２電流源電流を自動補正する場
合の具体例を考察する。
VE／ΔVio・ΔVio／Vb＜0.01％からVE／ΔVio＜１％
なる条件となる。
Ｒ＝50kΩ Ｃ＝0.02μFとすると、CR＝
1.10-3sec＝1msよつて、第２図よりto時点以後、
約5msec後に自動補正が完了する。すなわち、
5msec以後前記アナログスイツチ（SW1）を開く
と、その後、第１、第２の電流源２１，２２の等
電流性が保持される。又、アナログスイツチ
（SW1）の構成素子としてはMOR FET又はジヤ
ンクシヨンFET（Field Effect Trausistor）が有
効である。これらの素子を用いたアナログスイツ
チはゲート端子への制御電圧によりスイツチの開
閉が制御される。しかしながら、FETではチヤ
ンネル領域とゲート間の寄生容量が有り、スイツ
チング時の制御電圧の振幅（ΔVs）により、前
記寄生容量（Cg）を通り、容量C1へ電荷のトラ
ンスフアーが起り、付加的な誤差電圧（ΔVE）を
生じる。
1.10-3sec＝1msよつて、第２図よりto時点以後、
約5msec後に自動補正が完了する。すなわち、
5msec以後前記アナログスイツチ（SW1）を開く
と、その後、第１、第２の電流源２１，２２の等
電流性が保持される。又、アナログスイツチ
（SW1）の構成素子としてはMOR FET又はジヤ
ンクシヨンFET（Field Effect Trausistor）が有
効である。これらの素子を用いたアナログスイツ
チはゲート端子への制御電圧によりスイツチの開
閉が制御される。しかしながら、FETではチヤ
ンネル領域とゲート間の寄生容量が有り、スイツ
チング時の制御電圧の振幅（ΔVs）により、前
記寄生容量（Cg）を通り、容量C1へ電荷のトラ
ンスフアーが起り、付加的な誤差電圧（ΔVE）を
生じる。
この誤差電圧はΔVE＝Cg／Ｃ・ΔVsと表わす事が
出来る。例えば、Cg＝2pF Ｃ＝0.02μF ΔVs＝
10Vの時にはΔVE＝1mVとなる。
10Vの時にはΔVE＝1mVとなる。
次に本発明他の電流源回路について第４図に従
がつて説明する。
がつて説明する。
ここでは差動増幅器２０の正転入力端子（＋）
は第２の容量C2を通つて、一定バイアス電位Vb
へ接続され、該第２の容量C2を選択的にシヤン
トするべく第２のアナログスイツチSW2が容量
C2に並列に接続されている。又、第２の電流源
２２′はｎチヤンネルFET Q6と抵抗Ｒにより構
成し、又、差電流検出回路２３′はトランジスタ
Tr2，Tr3に代りｎチヤンネルFET Q4，Q5による
電流反転回路となつている。この回路はアナログ
スイツチSW1及びSW2が共に閉じた第１の期間に
自動補正動作を行ない、アナログスイツチSW1及
びSW2が共に開いた第２の期間に前記第１の電流
源と第２の電流源の等電流性を保持する。
は第２の容量C2を通つて、一定バイアス電位Vb
へ接続され、該第２の容量C2を選択的にシヤン
トするべく第２のアナログスイツチSW2が容量
C2に並列に接続されている。又、第２の電流源
２２′はｎチヤンネルFET Q6と抵抗Ｒにより構
成し、又、差電流検出回路２３′はトランジスタ
Tr2，Tr3に代りｎチヤンネルFET Q4，Q5による
電流反転回路となつている。この回路はアナログ
スイツチSW1及びSW2が共に閉じた第１の期間に
自動補正動作を行ない、アナログスイツチSW1及
びSW2が共に開いた第２の期間に前記第１の電流
源と第２の電流源の等電流性を保持する。
次に、この例に於いて、容量C2及びスイツチ
SW2を付加した効果について説明する。ここでは
再びアナログスイツチとして電界効果トランジス
タを使用した場合を考察する。スイツチング時に
容量C1及びC2にトランスフアーされる電荷（ト
ランスフアーチヤージ）による誤差電圧をそれぞ
れΔVe1及びΔVe2とすると ΔVe1＝Cg1／C1ΔVs、ΔVe2＝Cg2／C2ΔVs となる。ΔVsはスイツチSW1及びSW2の共通制
御電圧の振幅であり、又、Cg1及びCg2はそれぞ
れSW1及びSW2のチヤンネル―ゲート間容量であ
る。C1＝C2 Cg1＝Cg2の場合にはΔVe1＝ΔVe2と
なり、理想的にはスイツチの開閉に伴なう電荷ト
ランスフアーによる誤差電圧は相補的にキヤンセ
ルされ、増幅器２０の出力には誤差電圧に影響さ
れない出力が発生する。
SW2を付加した効果について説明する。ここでは
再びアナログスイツチとして電界効果トランジス
タを使用した場合を考察する。スイツチング時に
容量C1及びC2にトランスフアーされる電荷（ト
ランスフアーチヤージ）による誤差電圧をそれぞ
れΔVe1及びΔVe2とすると ΔVe1＝Cg1／C1ΔVs、ΔVe2＝Cg2／C2ΔVs となる。ΔVsはスイツチSW1及びSW2の共通制
御電圧の振幅であり、又、Cg1及びCg2はそれぞ
れSW1及びSW2のチヤンネル―ゲート間容量であ
る。C1＝C2 Cg1＝Cg2の場合にはΔVe1＝ΔVe2と
なり、理想的にはスイツチの開閉に伴なう電荷ト
ランスフアーによる誤差電圧は相補的にキヤンセ
ルされ、増幅器２０の出力には誤差電圧に影響さ
れない出力が発生する。
ところで、FET及び容量をモノリシツク集積
回路で製造するとその相対精度は0.1％オーダー
の良い値が得られる。これは近年のモノリシツク
集積回路製造技術の進歩に負う所が大きいが、こ
の技術を用いて本発明の第２の実施例をモノリシ
ツク化する事が現実的に可能となる。すなわち、
相対精度0.1％からこの第２の実施例に於いては
前述の本発明の第１の実施例での素子条件（Ｒ＝
50kΩ Ｃ＝0.02μF）に対し、C1＝C2＝20pF＝
0.02μf／1000でも、同一の性能が得られる。すな
わち、電荷のトランスフアーによる語差電圧を所
望の小さな値とする事が出来る。さらに付加的な
効果として、時定数はCR＝1μSとなり、前述の
時点toから約5μsec後に自動補正動作が完了する。
さらに第５図を用いて前述の本発明の第２の実施
例をさらに具体的に示す。ここでは第１及び第２
のアナログスイツチSW1，SW2としてＣ―MOS
（相補型電界効果トランジスタ）を用いており、
差動増幅器その他の回路構成も含めて全ての素子
をＣ―MOS集積回路技術によりモノリシツク化
する事の出来る回路である。スイツチSW1はソー
スとドレインが並列に接続されたＰチヤンネル型
FET Q9とＮチヤンネル型FET Q10によつて構
成され、FET Q9のゲートには制御信号φAが印
加され、FET Q10のゲートは制御信号φAの反転
された信号が印加され、FET Q9とQ10は同時
に導通、非導通が制御される。スイツチSW2も同
様に制御信号φAがゲートに印加されたＰチヤン
ネルFET Q7と信号がゲートに印加された
FET Q8を並列に接続して構成され、スイツチ
SW1と同期して導通、非導通が制御される。ここ
で、第１の電流源２１と差電流検出回路２３′と
の間には電流取り出しアナログスイツチSW5およ
びSW6が設けられている。このスイツチSW5およ
びSW6は２つの電流源の電流が同一の電流値に補
正された後、この同一の電流値を外部へ出力する
ために利用されるものであり、スイツチSW5を
B5側へ接続することにより第２の電流源２２′の
電流値I2と等しい電流を端子Io2に出力し、スイ
ツチSW6をB6側へ接続して、第１の電流源２１
の電流I1を端子Io1から出力する。この端子Io1か
ら出力される電流は電流I2を補正後は電流源２１
を任意の値を取り得る電流源として用いて任意の
値の電流を出力し得る。
回路で製造するとその相対精度は0.1％オーダー
の良い値が得られる。これは近年のモノリシツク
集積回路製造技術の進歩に負う所が大きいが、こ
の技術を用いて本発明の第２の実施例をモノリシ
ツク化する事が現実的に可能となる。すなわち、
相対精度0.1％からこの第２の実施例に於いては
前述の本発明の第１の実施例での素子条件（Ｒ＝
50kΩ Ｃ＝0.02μF）に対し、C1＝C2＝20pF＝
0.02μf／1000でも、同一の性能が得られる。すな
わち、電荷のトランスフアーによる語差電圧を所
望の小さな値とする事が出来る。さらに付加的な
効果として、時定数はCR＝1μSとなり、前述の
時点toから約5μsec後に自動補正動作が完了する。
さらに第５図を用いて前述の本発明の第２の実施
例をさらに具体的に示す。ここでは第１及び第２
のアナログスイツチSW1，SW2としてＣ―MOS
（相補型電界効果トランジスタ）を用いており、
差動増幅器その他の回路構成も含めて全ての素子
をＣ―MOS集積回路技術によりモノリシツク化
する事の出来る回路である。スイツチSW1はソー
スとドレインが並列に接続されたＰチヤンネル型
FET Q9とＮチヤンネル型FET Q10によつて構
成され、FET Q9のゲートには制御信号φAが印
加され、FET Q10のゲートは制御信号φAの反転
された信号が印加され、FET Q9とQ10は同時
に導通、非導通が制御される。スイツチSW2も同
様に制御信号φAがゲートに印加されたＰチヤン
ネルFET Q7と信号がゲートに印加された
FET Q8を並列に接続して構成され、スイツチ
SW1と同期して導通、非導通が制御される。ここ
で、第１の電流源２１と差電流検出回路２３′と
の間には電流取り出しアナログスイツチSW5およ
びSW6が設けられている。このスイツチSW5およ
びSW6は２つの電流源の電流が同一の電流値に補
正された後、この同一の電流値を外部へ出力する
ために利用されるものであり、スイツチSW5を
B5側へ接続することにより第２の電流源２２′の
電流値I2と等しい電流を端子Io2に出力し、スイ
ツチSW6をB6側へ接続して、第１の電流源２１
の電流I1を端子Io1から出力する。この端子Io1か
ら出力される電流は電流I2を補正後は電流源２１
を任意の値を取り得る電流源として用いて任意の
値の電流を出力し得る。
本例ではアナログスイツチSW1としてＣ―
MOSによるスイツチを採用したことにより、か
かるスイツチで発生するスイツチの閉から開に伴
なつて生ずるトランスフアーチヤージを大幅に減
少することができる。
MOSによるスイツチを採用したことにより、か
かるスイツチで発生するスイツチの閉から開に伴
なつて生ずるトランスフアーチヤージを大幅に減
少することができる。
第６図を参照して、このスイツチの閉開に伴な
うトランスフアーチヤージについて説明する。
うトランスフアーチヤージについて説明する。
第６図の曲線５Ｐおよび５ＮはそれぞれＰチヤ
ンネルMOSおよびＮチヤンネルMOSをスイツチ
SW1として用いたときの導通状態から非導通状態
へ変じたときのゲート電圧が＋5Vのとき、ソー
ス電圧VBとトランスフアーチヤージによつて発
生したステツプ誤差電圧との関係を示す。このこ
とからＰチヤンネルMOSは正のＮチヤンネル
MOSは負のステツプ誤差を生ずることが理解で
きる。曲線５ｍは第４図に示したＰチヤンネル
MOSとＮチヤンネルMOSとを並列接続したとき
のステツプ誤差電圧を示し、VBの高い領域では
正のVBが低い領域では負のステツプ誤差電圧が
発生することが理解できる。曲線５Ｓスイツチ
SW1とSW2に同時に動作させたときの増幅器
（A1）２０の２つの入力端子間のオフセツト値に
おける負のステツプ誤差電圧を示し、非常にステ
ツプ誤差電圧がとりわけその影響が減少させられ
ていることが理解できる。すなわち、アナログス
イツチ“ON”状態から“OFF”状態へ移る時点
すなわち、具体的には自動補正を行なう第１の期
間から、保持期間の第２の期間への移行時点には
Ｐ ch及びＮ ch MOS FETが共に“ON”状
態から“OFF”状態へ移行する。この時、Ｐ
ch FETの残留ホールとＮ ch FETの残留電子
が一部又は全て再結合し、ここで残つた残留電荷
が容量へ、トランスフアーする。よつて、C1，
C2への電荷のトランスフア量は減少し、誤差電
圧は減少し、誤差電圧は減少する。
ンネルMOSおよびＮチヤンネルMOSをスイツチ
SW1として用いたときの導通状態から非導通状態
へ変じたときのゲート電圧が＋5Vのとき、ソー
ス電圧VBとトランスフアーチヤージによつて発
生したステツプ誤差電圧との関係を示す。このこ
とからＰチヤンネルMOSは正のＮチヤンネル
MOSは負のステツプ誤差を生ずることが理解で
きる。曲線５ｍは第４図に示したＰチヤンネル
MOSとＮチヤンネルMOSとを並列接続したとき
のステツプ誤差電圧を示し、VBの高い領域では
正のVBが低い領域では負のステツプ誤差電圧が
発生することが理解できる。曲線５Ｓスイツチ
SW1とSW2に同時に動作させたときの増幅器
（A1）２０の２つの入力端子間のオフセツト値に
おける負のステツプ誤差電圧を示し、非常にステ
ツプ誤差電圧がとりわけその影響が減少させられ
ていることが理解できる。すなわち、アナログス
イツチ“ON”状態から“OFF”状態へ移る時点
すなわち、具体的には自動補正を行なう第１の期
間から、保持期間の第２の期間への移行時点には
Ｐ ch及びＮ ch MOS FETが共に“ON”状
態から“OFF”状態へ移行する。この時、Ｐ
ch FETの残留ホールとＮ ch FETの残留電子
が一部又は全て再結合し、ここで残つた残留電荷
が容量へ、トランスフアーする。よつて、C1，
C2への電荷のトランスフア量は減少し、誤差電
圧は減少し、誤差電圧は減少する。
実際の実験結果を示す曲線５ＳではVB１／２
V+であり、FET制御信号が約０〜V+の振幅をし
ている時、残留ホールと電子がほぼ全て、再結合
し、容量への電荷のトランスフアー量は微少で、
ステツプ誤差電圧はほぼ零となつた。さらにVB
≠１／２V+の範囲に於いても５に示す通り非常に良 好な特性が得られている。すなわち曲線５Ｓで示
した通り、SW1とSW2の同時動作によりV+＝5V
の時0.25V＜VB＜4Vの範囲で負のステツプ誤差
電圧は±0.5mV以内に入る事が観測された。
ている時、残留ホールと電子がほぼ全て、再結合
し、容量への電荷のトランスフアー量は微少で、
ステツプ誤差電圧はほぼ零となつた。さらにVB
≠１／２V+の範囲に於いても５に示す通り非常に良 好な特性が得られている。すなわち曲線５Ｓで示
した通り、SW1とSW2の同時動作によりV+＝5V
の時0.25V＜VB＜4Vの範囲で負のステツプ誤差
電圧は±0.5mV以内に入る事が観測された。
次に、第７図を参照して本発明による電流源回
路を用いたＡ／Ｄ変換器の一実施例を説明する。
路を用いたＡ／Ｄ変換器の一実施例を説明する。
本実施例では第１の電流源回路２１″が差動増
幅器（A2）３０の力によつてゲートが制御され
ているＮチヤンネルFET Q10のドレインは抵抗
R2を介して接地されると共に差動増幅器（A2）
３０反転入力（−）に接続されて帰還路を構成し
ている。この差動増幅器（A2）３０の正転入力
（＋）３０ａにはスイツチSW3，SW4をそれぞれ
介して補正用基準電圧Vrefと測定されるべき未知
の電位Vioが選択的に与え得るようにされている。
この第１の電流源回路２１″の出力３０ｄはスイ
ツチSW6，SW5を介して差電流検出回路２３′の
端子２３ｂに接続し得るように構成されている。
差電流検出回路２３′、第の電流源回路２３′、第
２の電流源回路２２′および差動増幅器（A1）２
０を含む部分の構成は前述の第４図と同様に構成
されているので詳細は述べない。積分比較回路１
００は、入出力１００Ｃ〜１００ｄに積分コンデ
ンサＣ１００が接続された演算増巾器１０１とこ
の増幅器１０１からの出力１００ｄに接続した積
分値の比較回路１０２とを含み、増幅器１０１の
入力１００Ｃにはスイツチ７を介して電流が入力
し得る如く構成されている。制御回路（CNTL）
１２０は積分比較回路１００およびスイツチSW1
〜SW7を制御すると共にデジタル値の演算を行な
い、それを端子１１５から出力する。
幅器（A2）３０の力によつてゲートが制御され
ているＮチヤンネルFET Q10のドレインは抵抗
R2を介して接地されると共に差動増幅器（A2）
３０反転入力（−）に接続されて帰還路を構成し
ている。この差動増幅器（A2）３０の正転入力
（＋）３０ａにはスイツチSW3，SW4をそれぞれ
介して補正用基準電圧Vrefと測定されるべき未知
の電位Vioが選択的に与え得るようにされている。
この第１の電流源回路２１″の出力３０ｄはスイ
ツチSW6，SW5を介して差電流検出回路２３′の
端子２３ｂに接続し得るように構成されている。
差電流検出回路２３′、第の電流源回路２３′、第
２の電流源回路２２′および差動増幅器（A1）２
０を含む部分の構成は前述の第４図と同様に構成
されているので詳細は述べない。積分比較回路１
００は、入出力１００Ｃ〜１００ｄに積分コンデ
ンサＣ１００が接続された演算増巾器１０１とこ
の増幅器１０１からの出力１００ｄに接続した積
分値の比較回路１０２とを含み、増幅器１０１の
入力１００Ｃにはスイツチ７を介して電流が入力
し得る如く構成されている。制御回路（CNTL）
１２０は積分比較回路１００およびスイツチSW1
〜SW7を制御すると共にデジタル値の演算を行な
い、それを端子１１５から出力する。
次に、このＡ／Ｄ変換器の動作を説明する。
自動スケール調整を行なう第１の期間にはアナ
ログスイツチSW1，SW2，SW3が閉じ、SW7を開
いて第３図に示したと同様の回路を構成する。こ
のとき第２の電流源回路２２″には補正の基準と
される基準電圧Vref印加され、このときの電流値
I1は基準電圧Vrefに比例した値となる。すなわ
ち、I1＝Ｋ Vrefと表わせる（Ｋは定数）。この
ときの基準電圧Vrefは電流I1をこのＡ／Ｄ変換器
の測定し得る最大値、すなわちフルスケース値と
し、この電流I1に対応した値に選定されるのが好
好ましい。このようにして設定された電流源回路
２１″からの電流I1は差電流検出回路２３′および
コンデンサC1の働らきによつて電流I2は電流I1と
等しくされる。かかる動作は第３図に於いて説明
したところである。このようにして積分方式にお
ける基準電流として電流I2を用いうるように補正
する。次にＡ／Ｄ変換動作を行なう。この期間を
第２の期間とし、さらにこの第２の期間を測定電
流の積分を行なう２―１の期間と、基準電流によ
つて逆積分を行なう２―２の期間と定めて以下の
説明を行なう。まず２―１の期間ではスイツチ
SW4が閉じて第１の電流源回路２１″は測定され
る電圧Vioに比例した電流I1io＝KVrefを発生する。
地方積分比較回路１００においてはスイツチSW5
が開き、スイツチSW6，SW7が閉じており、この
電流I1ioは積分器１１０によつて、この２―１期
間継続して積分される。次に２―２の期間におい
てはスイツチSW5を閉じ、スイツチSW6を開いて
（スイツチSW7は閉じたまま）基準電流としての
電流I2電流I1ioとは逆極性で積分器１１０に印加
して２―１期間終了時点での積分値を２―１の期
間の始めの時点での初期値まで逆積分して、これ
を比較器（COM）１０２で検出する。ここで、
この２―２の期間の長さをTC2とし、２―１の期
間の長さをTC1とすると、 I2（Vref）／TC1＝I1io（Vio）／TC2 と表わせることは明らかであり、このTC2および
既知のTC1，I2（Vref）を以つて、I1io又はVioを表
示せしめれば良く、このTC1およびTC2は一般に
同一周期のパルス数をカウントして規定し、TC2
をパルス数でもつて表わし、これをデジタル量に
対比させれば良い。次に第８図を参照して本発明
による電流源回路を用いたＡ／Ｄ装置の他の実施
例を説明する。この実施例でのＡ／Ｄ変換装置は
測定電流を基準電流値あるいはそれらの分流値に
比較することによつてＡ／Ｄ変換を行なう遂次比
較方式の例である。本実施例は第７図に示した積
分比較回路１００および電流反転回路２３′を含
む回路ブロツク２００を第８図の回路ブロツク２
００′に置き代えることによつて構成される。
ログスイツチSW1，SW2，SW3が閉じ、SW7を開
いて第３図に示したと同様の回路を構成する。こ
のとき第２の電流源回路２２″には補正の基準と
される基準電圧Vref印加され、このときの電流値
I1は基準電圧Vrefに比例した値となる。すなわ
ち、I1＝Ｋ Vrefと表わせる（Ｋは定数）。この
ときの基準電圧Vrefは電流I1をこのＡ／Ｄ変換器
の測定し得る最大値、すなわちフルスケース値と
し、この電流I1に対応した値に選定されるのが好
好ましい。このようにして設定された電流源回路
２１″からの電流I1は差電流検出回路２３′および
コンデンサC1の働らきによつて電流I2は電流I1と
等しくされる。かかる動作は第３図に於いて説明
したところである。このようにして積分方式にお
ける基準電流として電流I2を用いうるように補正
する。次にＡ／Ｄ変換動作を行なう。この期間を
第２の期間とし、さらにこの第２の期間を測定電
流の積分を行なう２―１の期間と、基準電流によ
つて逆積分を行なう２―２の期間と定めて以下の
説明を行なう。まず２―１の期間ではスイツチ
SW4が閉じて第１の電流源回路２１″は測定され
る電圧Vioに比例した電流I1io＝KVrefを発生する。
地方積分比較回路１００においてはスイツチSW5
が開き、スイツチSW6，SW7が閉じており、この
電流I1ioは積分器１１０によつて、この２―１期
間継続して積分される。次に２―２の期間におい
てはスイツチSW5を閉じ、スイツチSW6を開いて
（スイツチSW7は閉じたまま）基準電流としての
電流I2電流I1ioとは逆極性で積分器１１０に印加
して２―１期間終了時点での積分値を２―１の期
間の始めの時点での初期値まで逆積分して、これ
を比較器（COM）１０２で検出する。ここで、
この２―２の期間の長さをTC2とし、２―１の期
間の長さをTC1とすると、 I2（Vref）／TC1＝I1io（Vio）／TC2 と表わせることは明らかであり、このTC2および
既知のTC1，I2（Vref）を以つて、I1io又はVioを表
示せしめれば良く、このTC1およびTC2は一般に
同一周期のパルス数をカウントして規定し、TC2
をパルス数でもつて表わし、これをデジタル量に
対比させれば良い。次に第８図を参照して本発明
による電流源回路を用いたＡ／Ｄ装置の他の実施
例を説明する。この実施例でのＡ／Ｄ変換装置は
測定電流を基準電流値あるいはそれらの分流値に
比較することによつてＡ／Ｄ変換を行なう遂次比
較方式の例である。本実施例は第７図に示した積
分比較回路１００および電流反転回路２３′を含
む回路ブロツク２００を第８図の回路ブロツク２
００′に置き代えることによつて構成される。
ＰチヤンネルFET Q20のソースは所定抵抗値
の抵抗Ｒを介して接続点２３ｅで正電位＋Vcに
接続され、ゲートとドレインは共通に接続されて
第２の電流源回路２２′の端子２３ａに接続され
る。接続２３ｅから抵抗Ｒの２倍の抵抗値の抵抗
２Ｒを介してソースが接続され、ゲートがFET
Q20のゲートに接続してFET Q21が設けられ、こ
のドレインはスイツチSW8の端子１２１に導かれ
る。また、接続点２３ｅに接続点２３ｆで直列に
接続された抵抗Ｒおよび２Ｒを介してソースが接
続し、ゲートがFET Q20のゲートに接続された
FET Q22が設けられ、このFET Q22のドレイン
はスイツチSW9の端子１２２に導かれる。この接
続点２３ｆには接続点２３ｇで直列に接続された
抵抗Ｒおよび２Ｒを介して、ドレインがスイツチ
SW10の端子１２３に導かれ、ゲートがFET Q20
のゲートに接続されたFET Q22のソースが接続
されている。さらに接続点２３ｇには抵抗Ｒを介
して接続点２３ｈで抵抗２Ｒを介してソースがそ
れぞれ接続され、ゲートが共にFET Q20のゲー
トに接続されたFET Q24，Q25が接続され、FET
Q24のドレインはスイツチSW11の端子１２４に導
かれ、FET Q25のドレインは共通ライン２００
ａに直接接続されている。このようにして、
FET Q21のドレインからはFET Q20を流れる電
流I2の1/2の大きさの値の電流が端子１２１に与
えられ、FET Q22のドレインには1/4の大きさの
値の電流が端子１２２に与えられ、FET Q23の
ドレインには1/8の大きさの値の電流が端子１２
３に、FET Q24およびQ25にはそれぞれ1/16の大
きさの電流が端子１２４およびライン２００ａに
与えられるようにされている。スイツチSW8〜
SW11は制御信号D1〜D4によつて、それぞれ制御
されることにより端子１２１〜１２４をそれぞれ
共通ライン２００ａ側あるいは接続線２０ｃ側に
選択接続する。この接続線２０ｃは第１の電流源
２１″からの出力線３０ｄが接続されると共に比
較器１０２′に入力されている。次に動作につい
て説明する。
の抵抗Ｒを介して接続点２３ｅで正電位＋Vcに
接続され、ゲートとドレインは共通に接続されて
第２の電流源回路２２′の端子２３ａに接続され
る。接続２３ｅから抵抗Ｒの２倍の抵抗値の抵抗
２Ｒを介してソースが接続され、ゲートがFET
Q20のゲートに接続してFET Q21が設けられ、こ
のドレインはスイツチSW8の端子１２１に導かれ
る。また、接続点２３ｅに接続点２３ｆで直列に
接続された抵抗Ｒおよび２Ｒを介してソースが接
続し、ゲートがFET Q20のゲートに接続された
FET Q22が設けられ、このFET Q22のドレイン
はスイツチSW9の端子１２２に導かれる。この接
続点２３ｆには接続点２３ｇで直列に接続された
抵抗Ｒおよび２Ｒを介して、ドレインがスイツチ
SW10の端子１２３に導かれ、ゲートがFET Q20
のゲートに接続されたFET Q22のソースが接続
されている。さらに接続点２３ｇには抵抗Ｒを介
して接続点２３ｈで抵抗２Ｒを介してソースがそ
れぞれ接続され、ゲートが共にFET Q20のゲー
トに接続されたFET Q24，Q25が接続され、FET
Q24のドレインはスイツチSW11の端子１２４に導
かれ、FET Q25のドレインは共通ライン２００
ａに直接接続されている。このようにして、
FET Q21のドレインからはFET Q20を流れる電
流I2の1/2の大きさの値の電流が端子１２１に与
えられ、FET Q22のドレインには1/4の大きさの
値の電流が端子１２２に与えられ、FET Q23の
ドレインには1/8の大きさの値の電流が端子１２
３に、FET Q24およびQ25にはそれぞれ1/16の大
きさの電流が端子１２４およびライン２００ａに
与えられるようにされている。スイツチSW8〜
SW11は制御信号D1〜D4によつて、それぞれ制御
されることにより端子１２１〜１２４をそれぞれ
共通ライン２００ａ側あるいは接続線２０ｃ側に
選択接続する。この接続線２０ｃは第１の電流源
２１″からの出力線３０ｄが接続されると共に比
較器１０２′に入力されている。次に動作につい
て説明する。
Ａ／Ｄ変換動作に先立つて、スイツチSW1，
SW3を閉じると共にスイツチSW8〜SW10を全て
ライン２００ａ側に接続し、スイツチSW12を接
続線２０ｃに接続する。スイツチSW12および出
力線３０ｄにはFET Q21〜Q25の総和にする電
流、なわちFET Q20の電流I2に対応すべき電流が
流れる。この電流は第１の電流源回路２１″にお
いて生ずる基準電流I1である。ここで、電流I1と
I2との差電流をスイツチSW1を介してコンデンサ
C1に充電することにより電流I2と基準とする電流
I1と同一値に補正する。かくしてFET Q20を流れ
る電流I2は電流I1と同一に補正され、従つてFET
Q21〜Q24にはそれぞれI2／２〜I2／16の電流を流
し得るように調整される。次にスイツチSW1，
SW12を開き、スイツチSW8〜SW11をライン２０
０ａ側に選択し、スイツチSW12を他の電流吸収
源に接続して変換動作状態とする。まず、スイツ
チSW4を閉じて測定すべき電位Vioに基づく電流
I1ioを出力線３０ｄに発生させ、他方スイツチ
SW8〜SW11を選択的に接続線２０ｃ側と接続し
て、この選択されたトータルの電流値と電流I1io
との差電流を比較器１０２′で検出する。差電流
が無くなつたときのFET Q21〜Q24の選択された
電流和が電流I1ioと等しくなり、制御回路１２
０′はこの電流和に対応したデジタル値を端子１
１５′に出力して動作が終了する。
SW3を閉じると共にスイツチSW8〜SW10を全て
ライン２００ａ側に接続し、スイツチSW12を接
続線２０ｃに接続する。スイツチSW12および出
力線３０ｄにはFET Q21〜Q25の総和にする電
流、なわちFET Q20の電流I2に対応すべき電流が
流れる。この電流は第１の電流源回路２１″にお
いて生ずる基準電流I1である。ここで、電流I1と
I2との差電流をスイツチSW1を介してコンデンサ
C1に充電することにより電流I2と基準とする電流
I1と同一値に補正する。かくしてFET Q20を流れ
る電流I2は電流I1と同一に補正され、従つてFET
Q21〜Q24にはそれぞれI2／２〜I2／16の電流を流
し得るように調整される。次にスイツチSW1，
SW12を開き、スイツチSW8〜SW11をライン２０
０ａ側に選択し、スイツチSW12を他の電流吸収
源に接続して変換動作状態とする。まず、スイツ
チSW4を閉じて測定すべき電位Vioに基づく電流
I1ioを出力線３０ｄに発生させ、他方スイツチ
SW8〜SW11を選択的に接続線２０ｃ側と接続し
て、この選択されたトータルの電流値と電流I1io
との差電流を比較器１０２′で検出する。差電流
が無くなつたときのFET Q21〜Q24の選択された
電流和が電流I1ioと等しくなり、制御回路１２
０′はこの電流和に対応したデジタル値を端子１
１５′に出力して動作が終了する。
なお、本発明は以上の実施例や応用実施例に限
定されるものではなく、任意の回路構成素子を用
いても良い。
定されるものではなく、任意の回路構成素子を用
いても良い。
第１図は一般的なＡ／Ｄ変換装置の原理を示す
構成図、第２図は本発明の第一の実施例による電
流源回路を示す構成図、第３図は第１の実施例の
電流源回路の応答特性を示す図、第４図は本発明
による電流源回路の別の実施例を示す構成図、第
５図は第４図に示した本発明による電流源回路の
具体的構成を示す構成図、第６図は本発明による
電流源回路におけるFETをスイツチとしたとき
のステツプ誤差電圧を示す図、第７図は本発明に
よる自動スケール調整機能を有するＡ／Ｄ変換器
の構成図、第８図は本発明による自動スケール調
整機能を有するＡ／Ｄ変換器の別の実施例の構成
図である。 図中の符号、１；基準電流源、２；電流源、１
０，１１０；積分器、３，１０１；演算増幅器、
２０，３０；差動増幅器、２１；第１の電流源、
２２，２２′；第２の電流源、２３，２３′；差電
流検出回路。
構成図、第２図は本発明の第一の実施例による電
流源回路を示す構成図、第３図は第１の実施例の
電流源回路の応答特性を示す図、第４図は本発明
による電流源回路の別の実施例を示す構成図、第
５図は第４図に示した本発明による電流源回路の
具体的構成を示す構成図、第６図は本発明による
電流源回路におけるFETをスイツチとしたとき
のステツプ誤差電圧を示す図、第７図は本発明に
よる自動スケール調整機能を有するＡ／Ｄ変換器
の構成図、第８図は本発明による自動スケール調
整機能を有するＡ／Ｄ変換器の別の実施例の構成
図である。 図中の符号、１；基準電流源、２；電流源、１
０，１１０；積分器、３，１０１；演算増幅器、
２０，３０；差動増幅器、２１；第１の電流源、
２２，２２′；第２の電流源、２３，２３′；差電
流検出回路。
Claims (1)
- １ 入力信号を電流に変換する第１の電流制御手
段と、増幅器の出力によつて電流値が制御される
第２の電流制御手段と、第２の電流制御手段で制
御される電流と前記第１の電流制御手段より発生
する電流との差電流を検出する手段と、前記差電
流信号の前記増幅器への負帰還手段と、前記第１
の電流制御手段へアナログ入力信号及び基準信号
を選択的に印加する手段と、アナログ入力信号が
印加された前記第１の電流制御手段より発生する
電流と前記第２の電流制御手段より発生する電流
との比較手段と、前記全回路のシステム制御回路
及びデイジタル出力手段とを有し、アナログデイ
ジタル変換の初期時点に前記システム制御回路に
制御されて第１の電流制御手段へ基準信号を印加
し、よつて第１の電流制御手段より発生する電流
と前記第２の電流制御手段で制御される電流とを
前記差電流を検出する手段及び負帰還手段とによ
り実質的に等しくなるように前記増幅器の出力を
制御し、この動作終了後前記第２の電流制御手段
より発生する電流と、前記システム制御回路に制
御されてアナログ入力信号が印加された第１の電
流制御手段の発生する電流との比較動作を前記比
較手段によつて行ない、この比較結果を前記デイ
ジタル出力手段よりデイジタル出力として取り出
す事を特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27158186A JPS62253225A (ja) | 1986-11-14 | 1986-11-14 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27158186A JPS62253225A (ja) | 1986-11-14 | 1986-11-14 | Ａ／ｄ変換器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12992277A Division JPS5463662A (en) | 1977-10-28 | 1977-10-28 | Current supply circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253225A JPS62253225A (ja) | 1987-11-05 |
| JPS6345128B2 true JPS6345128B2 (ja) | 1988-09-08 |
Family
ID=17502071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27158186A Granted JPS62253225A (ja) | 1986-11-14 | 1986-11-14 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62253225A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6357244B2 (ja) * | 2014-10-15 | 2018-07-11 | アルプス電気株式会社 | 入力装置 |
-
1986
- 1986-11-14 JP JP27158186A patent/JPS62253225A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62253225A (ja) | 1987-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6239445B2 (ja) | ||
| EP0916181B1 (en) | Voltage to current converter for high frequency applications | |
| US5172019A (en) | Bootstrapped FET sampling switch | |
| US4165642A (en) | Monolithic CMOS digital temperature measurement circuit | |
| US11221638B2 (en) | Offset corrected bandgap reference and temperature sensor | |
| US6437608B1 (en) | Sample-and-hold circuit and A/D converter | |
| JP4548562B2 (ja) | カレントミラー回路及びアナログデジタル変換回路 | |
| US5612698A (en) | Current-input, autoscaling, dual-slope analog-to-digital converter | |
| US4994730A (en) | Current source circuit with complementary current mirrors | |
| CA1163331A (en) | Switched capacitor comparator | |
| US4940907A (en) | Precision CMOS comparator with hysteresis | |
| US12431783B2 (en) | Rdson-based current sensing system | |
| JP2001337147A (ja) | 磁界センサ | |
| KR910008523B1 (ko) | 축차비교형 아날로그/디비탈 변환기 | |
| US6946825B2 (en) | Bandgap voltage generator with a bipolar assembly and a mirror assembly | |
| JP2001320250A (ja) | オフセット補正回路、オフセット補正電圧生成回路、および積算回路 | |
| US6323801B1 (en) | Bandgap reference circuit for charge balance circuits | |
| US4417160A (en) | Offset compensation apparatus for biasing an analog comparator | |
| JPH0634359B2 (ja) | サンプルホ−ルド回路装置 | |
| US4694277A (en) | A/D converter | |
| US11611341B2 (en) | Sampling circuit and sampling method | |
| JPS6345128B2 (ja) | ||
| US5798960A (en) | Current memory for sampling analog currents | |
| US6417702B1 (en) | Multi-mode current-to-voltage converter | |
| US4980686A (en) | Sample-and-hold amplifier with controllable source charger |