JPS6345923A - シンドロ−ム計算回路 - Google Patents
シンドロ−ム計算回路Info
- Publication number
- JPS6345923A JPS6345923A JP18792186A JP18792186A JPS6345923A JP S6345923 A JPS6345923 A JP S6345923A JP 18792186 A JP18792186 A JP 18792186A JP 18792186 A JP18792186 A JP 18792186A JP S6345923 A JPS6345923 A JP S6345923A
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- output
- exclusive
- syndrome
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000011580 syndromic disease Diseases 0.000 title claims abstract description 42
- 238000004364 calculation method Methods 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 108091008680 RAR-related orphan receptors Proteins 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000007717 exclusion Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の分野〕
この発明はシンドローム計算回路に関する。
磁気ディスク、光ディスク等を用いたディジタルデータ
の記憶装置においては、データの信転性を向上させるた
めに、例えばり一ト・ソロモン又はＢＣ１１符号等の誤
り訂正符号が使用されている。
の記憶装置においては、データの信転性を向上させるた
めに、例えばり一ト・ソロモン又はＢＣ１１符号等の誤
り訂正符号が使用されている。
このような誤り訂正符号を有するデータを復号するにあ
たっては、まずシンドロームが計算される。
たっては、まずシンドロームが計算される。
このシンドロームを計算する従来のシンドローム計算回
路を第４図を用いて説明する。
路を第４図を用いて説明する。
第４図は、パリティ検査行列Ｈ
に従って符号化された３重誤りリード・ソロモン符号に
対するシンドローム計算回路のブロック図である。この
シンドローム計算回路においては、上記パリティ検査行
列Ｈに従うシンドロームＳＯ＋Ｓｌ＋Ｓ２．Ｓ３．Ｓ４
．Ｓ５を次式より計算する。
対するシンドローム計算回路のブロック図である。この
シンドローム計算回路においては、上記パリティ検査行
列Ｈに従うシンドロームＳＯ＋Ｓｌ＋Ｓ２．Ｓ３．Ｓ４
．Ｓ５を次式より計算する。
ここで、ｄｏ、ｄ＋、ｄｚ、”−、ｄ、、−＋ は受信
されたｎ個のシンボルから成る１符号語（シンボルｄ１
はｍビット）である。式（２）及び以後のシンボル間の
演算はガロア体ＣＦ（２ｗ′）上で行なわれるものとす
る。
されたｎ個のシンボルから成る１符号語（シンボルｄ１
はｍビット）である。式（２）及び以後のシンボル間の
演算はガロア体ＣＦ（２ｗ′）上で行なわれるものとす
る。
実際にシンドローム計算を行う場合、例えばＳｌを求め
る際には次式のように逐次的に計算される。
る際には次式のように逐次的に計算される。
ｓ、 ＝ （−（ｄ、 Ｉ ・α→−ｄ、、−２）・α
＋ｄｎ−３）・α＋−＋ｄ ０） 第４図において、１０〜１５はｍビットの排他的ＯＲ回
路、２０〜２５はｍビットのレジスタ、３１〜３５はそ
れぞれＧＦ（２″′）上の元α、α２．α３．α４．α
５を乗算する回路を示す。ここで、排他的ＯＲ回路１０
及びレジスタ２０はシンドロームＳ０の計算回路を、排
他的ＯＲ回路１１、レジスタ２１及びα乗算回路３１は
Ｓ、の計算回路を、排他的ＯＲ回路１２、レジスタ２２
及びα２乗算回路３２はＳ２の計算回路を、排他的ＯＲ
回路１３、レジスタ２３及びα３乗算回路３３はＳ３の
計算回路を、排他的ＯＲ回路１４、レジスタ２４及びα
４乗算回路３４はＳ４の計算回路を、排他的ＯＲ回路１
５、レジスタ２５及びα５乗算回路３５はＳ５の計算回
路をそれぞれ構成する。
＋ｄｎ−３）・α＋−＋ｄ ０） 第４図において、１０〜１５はｍビットの排他的ＯＲ回
路、２０〜２５はｍビットのレジスタ、３１〜３５はそ
れぞれＧＦ（２″′）上の元α、α２．α３．α４．α
５を乗算する回路を示す。ここで、排他的ＯＲ回路１０
及びレジスタ２０はシンドロームＳ０の計算回路を、排
他的ＯＲ回路１１、レジスタ２１及びα乗算回路３１は
Ｓ、の計算回路を、排他的ＯＲ回路１２、レジスタ２２
及びα２乗算回路３２はＳ２の計算回路を、排他的ＯＲ
回路１３、レジスタ２３及びα３乗算回路３３はＳ３の
計算回路を、排他的ＯＲ回路１４、レジスタ２４及びα
４乗算回路３４はＳ４の計算回路を、排他的ＯＲ回路１
５、レジスタ２５及びα５乗算回路３５はＳ５の計算回
路をそれぞれ構成する。
シンドローム５０〜Ｓ５の計算は、データシンボル入力
信号線ｄを介して１データシンボルを入力すると共に、
レジスタ２０〜２５にクロックを加えることにより実行
され、全データの入力が終了するとレジスタ２０〜２５
の内容がそれぞれシンドローム３０〜Ｓ、の（直となる
。
信号線ｄを介して１データシンボルを入力すると共に、
レジスタ２０〜２５にクロックを加えることにより実行
され、全データの入力が終了するとレジスタ２０〜２５
の内容がそれぞれシンドローム３０〜Ｓ、の（直となる
。
しかしながら、上述した従来のシンドローム計算回路で
は、ｍ×６ビツトの排他的ＯＲ回路及びｍ×６ビツトの
レジスタが必要になると共に、α。
は、ｍ×６ビツトの排他的ＯＲ回路及びｍ×６ビツトの
レジスタが必要になると共に、α。
α２．α３．α４．α５の乗算回路にＲＯＭを用いた場
合には、２１×ｍビットのＲＯＭが５個必要になる。
合には、２１×ｍビットのＲＯＭが５個必要になる。
すなわち、誤り訂正シンボル数をｔとすると、を重誤り
訂正リード・ソロモン符号では、ｍ×２ｔビツトの排他
的ＯＲ回路、ｍ×２ｔビツトのレジスタ、２ ＩＩ ｘ
ｍビットのＲＯＲが（２ｔ−１）個必要となる。した
がって、１シンボル−１バイト（ｍ−８）の３重訂正リ
ード・ソロモン符号では、４８ビツトの排（ｌｈ的ＯＲ
回路、４８ビツトのレジスタ、２５６Ｘ８ビツトのＲＯ
Ｍが５個必要になることになる。
訂正リード・ソロモン符号では、ｍ×２ｔビツトの排他
的ＯＲ回路、ｍ×２ｔビツトのレジスタ、２ ＩＩ ｘ
ｍビットのＲＯＲが（２ｔ−１）個必要となる。した
がって、１シンボル−１バイト（ｍ−８）の３重訂正リ
ード・ソロモン符号では、４８ビツトの排（ｌｈ的ＯＲ
回路、４８ビツトのレジスタ、２５６Ｘ８ビツトのＲＯ
Ｍが５個必要になることになる。
このように、従来のシンドローム計算回路では、ｔの大
きなリード・ソロモン又はＢＣＨ符号に対してｔに応じ
て別々のシンドローム計算回路が２を必要となるため、
回路規模が大きくなるという問題がある。
きなリード・ソロモン又はＢＣＨ符号に対してｔに応じ
て別々のシンドローム計算回路が２を必要となるため、
回路規模が大きくなるという問題がある。
この発明はこのような従来の問題点に着目してなされた
もので、誤り訂正シンボル数ｔが大きくなっても、回路
規模を小さくできるよう適切に構成したシンドローム計
算回路を提供することを目的とする。
もので、誤り訂正シンボル数ｔが大きくなっても、回路
規模を小さくできるよう適切に構成したシンドローム計
算回路を提供することを目的とする。
〔問題点を解決するための手段および作用〕上記目的を
達成するため、この発明ではガロア体ＧＦ（２″）
（ｍは任意の整数）上でリード・ソロモンまたはＢＣ）
Ｉ符号化された符号語から複数のシンドロームを計算す
るシンドローム計算回路において、符号語シンボルを一
方の入力端に入力する排他的ＯＲ回路と、この排他的Ｏ
Ｒ回路の出力を保持する第１のレジスタと、この第１の
レジスタの出力を一方の入力端に入力するデータセレク
タと、このデータセレクタの出力を保持して前記排他的
ＯＲ回路の他方の入力端に供給する第２のレジスタと、
この第２のレジスタの出力に対して前記ガロア体ＧＦ（
２ｍ ）上の定数を乗算して前記データセレクタの他方
の入力端に供給する乗算回路とを具え、シンドロームに
応じて選択的に前記乗算回路において前記第２のレジス
タの出力と前記ガロア体ＧＦ（２′″）−トの定数とを
乗算してその出力を前記データセレクタおよび第２のレ
ジスタを経て前記排他的ＯＲ回路の他方の入力端に供給
することにより、異なる複数のシンドロームを計算し得
るよう構成する。
達成するため、この発明ではガロア体ＧＦ（２″）
（ｍは任意の整数）上でリード・ソロモンまたはＢＣ）
Ｉ符号化された符号語から複数のシンドロームを計算す
るシンドローム計算回路において、符号語シンボルを一
方の入力端に入力する排他的ＯＲ回路と、この排他的Ｏ
Ｒ回路の出力を保持する第１のレジスタと、この第１の
レジスタの出力を一方の入力端に入力するデータセレク
タと、このデータセレクタの出力を保持して前記排他的
ＯＲ回路の他方の入力端に供給する第２のレジスタと、
この第２のレジスタの出力に対して前記ガロア体ＧＦ（
２ｍ ）上の定数を乗算して前記データセレクタの他方
の入力端に供給する乗算回路とを具え、シンドロームに
応じて選択的に前記乗算回路において前記第２のレジス
タの出力と前記ガロア体ＧＦ（２′″）−トの定数とを
乗算してその出力を前記データセレクタおよび第２のレ
ジスタを経て前記排他的ＯＲ回路の他方の入力端に供給
することにより、異なる複数のシンドロームを計算し得
るよう構成する。
第１図はこの発明の一実施例を示すプロ、り図である。
第１図において、４１はｍビットの排他的ＯＲ回路、４
２．４３はｍビットのレジスタ、４４は２ｍビット入力
ｍビット出力のデータセレクタ、４５はＧＦ （２ｍ″
）上の元αを乗算する乗算回路を示す。レジスタ４２は
クロック信号４６の立ち上がりで入力データを保持、出
力し、またレジスタ４３はクロ、り信号４７の立ち上が
りで入力データを保持し、出力すると共にリセット信号
４８で出力を零にする。また、データセレクタ４４はセ
レクト信号４９によって２系統の入力からどちらかを出
力するもので、この例ではセレクト信号４９がローレベ
ル「Ｆ、」の時レジスタ４２の出力を、ハイレベルｒＨ
Ｊの時α乗算回路４５の出力をレジスタ４３に供給する
。
２．４３はｍビットのレジスタ、４４は２ｍビット入力
ｍビット出力のデータセレクタ、４５はＧＦ （２ｍ″
）上の元αを乗算する乗算回路を示す。レジスタ４２は
クロック信号４６の立ち上がりで入力データを保持、出
力し、またレジスタ４３はクロ、り信号４７の立ち上が
りで入力データを保持し、出力すると共にリセット信号
４８で出力を零にする。また、データセレクタ４４はセ
レクト信号４９によって２系統の入力からどちらかを出
力するもので、この例ではセレクト信号４９がローレベ
ル「Ｆ、」の時レジスタ４２の出力を、ハイレベルｒＨ
Ｊの時α乗算回路４５の出力をレジスタ４３に供給する
。
以下、第１図に示すシンドローム計算回路の動作を、第
２図（ａｌ〜（Ｃ１に示すタイミングチャートを参照し
ながら説明する。
２図（ａｌ〜（Ｃ１に示すタイミングチャートを参照し
ながら説明する。
第２図ｆａｌはシンドロームＳ０を計算するタイミング
チャートを示すものである。まず、リセット信号４８に
よりレジスタ４３の出力を強制的に零にする。
チャートを示すものである。まず、リセット信号４８に
よりレジスタ４３の出力を強制的に零にする。
次に、データシンボル入力信号線ｄを介して、最初に入
力されるデータシンボルｄｎ−１とレジスタ４３の出力
との排他的ＯＲを排他的ＯＲ回路４１でとり、その出力
をレジスタ４２に入力する。この場合、レジスタ４２に
はｄ７−３が入力される。レジスタ４２はクロック信号
４６によりｄ、、−１を保持し、これをデータセレクタ
４４に出力する。データセレクタ４４は、セレクト信号
４９が「Ｌ」なのでレジスタ４２の出力ｄｎ−１を選択
し、これをレジスタ４３に入力する。
力されるデータシンボルｄｎ−１とレジスタ４３の出力
との排他的ＯＲを排他的ＯＲ回路４１でとり、その出力
をレジスタ４２に入力する。この場合、レジスタ４２に
はｄ７−３が入力される。レジスタ４２はクロック信号
４６によりｄ、、−１を保持し、これをデータセレクタ
４４に出力する。データセレクタ４４は、セレクト信号
４９が「Ｌ」なのでレジスタ４２の出力ｄｎ−１を選択
し、これをレジスタ４３に入力する。
レジスタ４３はクロック信号４７によりｄ７−１を保持
し、これを排他的ＯＲ回路４１とα乗算回路４５とに出
力する。ここでは、α乗算回路４５の動作は問題にしな
い。次に、データシンボル入力信号線ｄを介して入力さ
れる二番目のデータシンボルｄ、、−２とレジスタ４３
の出力ｄ、、−１との排他的ＯＲを排他的ＯＲ回路４１
でとり、その出力ｄ７−１■ｄｎ−２をレジスタ４２に
入力する。以下同様にしてｄ。までの全データの入力が
終了し、クロック信号４６がレジスタ４２に与えられる
と、その時のレジスタ４２の内容がシンドロームＳ０の
（直となる。
し、これを排他的ＯＲ回路４１とα乗算回路４５とに出
力する。ここでは、α乗算回路４５の動作は問題にしな
い。次に、データシンボル入力信号線ｄを介して入力さ
れる二番目のデータシンボルｄ、、−２とレジスタ４３
の出力ｄ、、−１との排他的ＯＲを排他的ＯＲ回路４１
でとり、その出力ｄ７−１■ｄｎ−２をレジスタ４２に
入力する。以下同様にしてｄ。までの全データの入力が
終了し、クロック信号４６がレジスタ４２に与えられる
と、その時のレジスタ４２の内容がシンドロームＳ０の
（直となる。
第２図（ｂｌはシンドロームＳ１を計算するタイミング
チャートを示すものである。まず、リセット信号４８に
よりレジスタ４３の出力を強制的に零にする。
チャートを示すものである。まず、リセット信号４８に
よりレジスタ４３の出力を強制的に零にする。
次に、データシンボル入力信号線ｄを介して最初に入力
されるデータシンボルｄｎ−１とレジスタ４３の出力と
の排他的ＯＲを排他的ＯＲ回路４１でとり、その出力ｄ
＋ｉ−１をレジスタ４２に入力する。レジスタ４２は、
クロック信＋３４６によりｄ。−１を保持し、ごれをデ
ータセレクタ４４に出力する。データセレクタ４４は、
セレクト信号４９が［ＬＪなのでレジスタ４２の出力ｄ
。−１を選択し、これをレジスタ４３に出力する。レジ
スタ４３はクロック信月４７によりｄｎ−１を保持し、
これを排他的ＯＲ回路４１とα乗算回路４５とに出力す
る。ここまでの動作はＳ。の場合と全く同様である。し
かし、このＳｌの計算においてはレジスタ４３から出力
されたｄｌ−１によりα乗算回路４５においてｄｎ−＋
・αを計算し、その結果をデータセレクタ４４に出力す
る。データセレクタ４４はセレクト信号４９がｒＨＪな
ので、α乗算回路４５の出力ｄｎ−１・αを選択し、こ
れをレジスタ４３に出力する。レジスタ４３はクロック
信号４７によりｄｎ−１・αを保持し、これを排他的Ｏ
Ｒ回路４１とα乗算回路４５とに出力するが、ここでは
α乗算回路４５の動作は問題にしない。次に、データシ
ンボル入力信号線ｄを介して入力される二番目のデータ
シンボルｄｎ−２とレジスタ４３の出力ｄｎ−１・αと
の排他的ＯＲを排他的ＯＲ回路４１でとり、その出力ｄ
ｎ−１・α＠ ｄｎ−２をレジスタ４２に入力する。以
下同様にしてｄｏまでの全データの入力が終了し、クロ
ック信号４６がレジスタ４２に与えられると、その時の
レジスタ４２の内容がシンドロームＳ１の値となる。
されるデータシンボルｄｎ−１とレジスタ４３の出力と
の排他的ＯＲを排他的ＯＲ回路４１でとり、その出力ｄ
＋ｉ−１をレジスタ４２に入力する。レジスタ４２は、
クロック信＋３４６によりｄ。−１を保持し、ごれをデ
ータセレクタ４４に出力する。データセレクタ４４は、
セレクト信号４９が［ＬＪなのでレジスタ４２の出力ｄ
。−１を選択し、これをレジスタ４３に出力する。レジ
スタ４３はクロック信月４７によりｄｎ−１を保持し、
これを排他的ＯＲ回路４１とα乗算回路４５とに出力す
る。ここまでの動作はＳ。の場合と全く同様である。し
かし、このＳｌの計算においてはレジスタ４３から出力
されたｄｌ−１によりα乗算回路４５においてｄｎ−＋
・αを計算し、その結果をデータセレクタ４４に出力す
る。データセレクタ４４はセレクト信号４９がｒＨＪな
ので、α乗算回路４５の出力ｄｎ−１・αを選択し、こ
れをレジスタ４３に出力する。レジスタ４３はクロック
信号４７によりｄｎ−１・αを保持し、これを排他的Ｏ
Ｒ回路４１とα乗算回路４５とに出力するが、ここでは
α乗算回路４５の動作は問題にしない。次に、データシ
ンボル入力信号線ｄを介して入力される二番目のデータ
シンボルｄｎ−２とレジスタ４３の出力ｄｎ−１・αと
の排他的ＯＲを排他的ＯＲ回路４１でとり、その出力ｄ
ｎ−１・α＠ ｄｎ−２をレジスタ４２に入力する。以
下同様にしてｄｏまでの全データの入力が終了し、クロ
ック信号４６がレジスタ４２に与えられると、その時の
レジスタ４２の内容がシンドロームＳ１の値となる。
第２図（Ｃ１はシンドロームＳ２を計算するタイミング
チャートを示すものである。シンドロームＳ１の計算と
異なるのは、■シンボルデータが入力されてから、次の
シンボルデータが入力される間に、レジスタ４３の出力
をα乗算回路４５により、αを乗算させるのが、シンド
ロームＳ１の場合は１回で、シンドロームＳ２の場合は
２回であるということだけである。それ以外は全く同様
にしてシンドロームＳ２が得られ。
チャートを示すものである。シンドロームＳ１の計算と
異なるのは、■シンボルデータが入力されてから、次の
シンボルデータが入力される間に、レジスタ４３の出力
をα乗算回路４５により、αを乗算させるのが、シンド
ロームＳ１の場合は１回で、シンドロームＳ２の場合は
２回であるということだけである。それ以外は全く同様
にしてシンドロームＳ２が得られ。
同様に、レジスタ４３の出力をα乗算回路４５により３
回αを乗算させればＳ３が得られる。すなわち、１回乗
算させればＳ、が同一回路において計算できることにな
る。
回αを乗算させればＳ３が得られる。すなわち、１回乗
算させればＳ、が同一回路において計算できることにな
る。
第１図に示すシンドローム計算回路は、１シンボルをｍ
ビットとすれば、１個のｍビットの排他的ＯＲ回路４１
と、２個のｍビットのレジスタ４２．４３と、１個の２
ｍビット入力ｍビット出力のデータセレクタ４４と、α
乗算回路４５にＲＯ）’Ｉを用いた場合には２′″×ｍ
ビットのＲＯＭとによって構成できるので、回路規模を
非常に小さくできる。
ビットとすれば、１個のｍビットの排他的ＯＲ回路４１
と、２個のｍビットのレジスタ４２．４３と、１個の２
ｍビット入力ｍビット出力のデータセレクタ４４と、α
乗算回路４５にＲＯ）’Ｉを用いた場合には２′″×ｍ
ビットのＲＯＭとによって構成できるので、回路規模を
非常に小さくできる。
このように、この実施例によれば、前述のｔがいかなる
値であっても、同一回路によってシンド０−ムＳｏ＋Ｓ
＋＋ −’５ｚｔ−＋ の全てを計算できるので、回路
規模を小さく構成できる。
値であっても、同一回路によってシンド０−ムＳｏ＋Ｓ
＋＋ −’５ｚｔ−＋ の全てを計算できるので、回路
規模を小さく構成できる。
なお、α乗算回路４５はＲＯＭを用いずとも排他的ＯＲ
等で構成しても実現できる。第３図はαをガロア体ＧＦ
（２Ｂ）上の元とし、原始多項式ＸＢ＋Ｘ’＋Ｘ３４Ｘ
”＋１ ＝Ｏの根とした場合のα乗算回路の構成を示す
もので、５１は入力端子、５２は出力端子、５３は排他
的ＯＲ回路を示す。このように、α乗算回路４５にＲＯ
Ｍを用いなければ、回路規模をさらに小さく構成するこ
とが可能である。
等で構成しても実現できる。第３図はαをガロア体ＧＦ
（２Ｂ）上の元とし、原始多項式ＸＢ＋Ｘ’＋Ｘ３４Ｘ
”＋１ ＝Ｏの根とした場合のα乗算回路の構成を示す
もので、５１は入力端子、５２は出力端子、５３は排他
的ＯＲ回路を示す。このように、α乗算回路４５にＲＯ
Ｍを用いなければ、回路規模をさらに小さく構成するこ
とが可能である。
以上述べたように、この発明によれば同一の回路により
異なるシンドロームを計算できるので、シンドローム計
算回路の規模を小さく構成することができる。
異なるシンドロームを計算できるので、シンドローム計
算回路の規模を小さく構成することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
（ａｌ、 （ｂｌ及び（Ｃ１はその動作を説明するため
のタイミングチャート、 第３図は第１図に示すα乗算回路の他の例の構成を示す
図、 第４図は従来の技術を説明するための図である。 ４１−排他的ＯＲ回路 ４２．４３− レジスタ４
４ データセレクタ ４５− α乗算回路５１−入
力端子 ５２−出力端子５３−排他的ＯＲ回路 特 許 出 願 人 オリンパス光学工業株式会社
第２図 （ａ）
（ａｌ、 （ｂｌ及び（Ｃ１はその動作を説明するため
のタイミングチャート、 第３図は第１図に示すα乗算回路の他の例の構成を示す
図、 第４図は従来の技術を説明するための図である。 ４１−排他的ＯＲ回路 ４２．４３− レジスタ４
４ データセレクタ ４５− α乗算回路５１−入
力端子 ５２−出力端子５３−排他的ＯＲ回路 特 許 出 願 人 オリンパス光学工業株式会社
第２図 （ａ）
Claims (1)
- １、ガロア体ＧＦ（２＾ｍ）（ｍは任意の整数）上でリ
ード・ソロモンまたはＢＣＨ符号化された符号語から複
数のシンドロームを計算するシンドローム計算回路にお
いて、符号語シンボルを一方の入力端に入力する排他的
ＯＲ回路と、この排他的ＯＲ回路の出力を保持する第１
のレジスタと、この第１のレジスタの出力を一方の入力
端に入力するデータセレクタと、このデータセレクタの
出力を保持して前記排他的ＯＲ回路の他方の入力端に供
給する第２のレジスタと、この第２のレジスタの出力に
対して前記ガロア体ＧＦ（２＾ｍ）上の定数を乗算して
前記データセレクタの他方の入力端に供給する乗算回路
とを具え、シンドロームに応じて選択的に前記乗算回路
において前記第２のレジスタの出力と前記ガロア体ＧＦ
（２＾ｍ）上の定数とを乗算してその出力を前記データ
セレクタおよび第２のレジスタを経て前記排他的ＯＲ回
路の他方の入力端に供給することにより、異なる複数の
シンドロームを計算し得るよう構成したことを特徴とす
るシンドローム計算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18792186A JPS6345923A (ja) | 1986-08-12 | 1986-08-12 | シンドロ−ム計算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18792186A JPS6345923A (ja) | 1986-08-12 | 1986-08-12 | シンドロ−ム計算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345923A true JPS6345923A (ja) | 1988-02-26 |
Family
ID=16214533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18792186A Pending JPS6345923A (ja) | 1986-08-12 | 1986-08-12 | シンドロ−ム計算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345923A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998554B2 (en) | 2003-12-22 | 2006-02-14 | Kabushiki Kaisha T An T | Push-button switch units for vehicle interior light assembly |
| US7063543B2 (en) | 2003-12-22 | 2006-06-20 | Kabushiki Kaisha T An T | Assembly for connecting a busbar and printed circuit board |
| US7332673B2 (en) | 2003-12-22 | 2008-02-19 | Kabushiki Kaisha T An T | Bus bar substrate for vehicle interior light |
-
1986
- 1986-08-12 JP JP18792186A patent/JPS6345923A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998554B2 (en) | 2003-12-22 | 2006-02-14 | Kabushiki Kaisha T An T | Push-button switch units for vehicle interior light assembly |
| US7063543B2 (en) | 2003-12-22 | 2006-06-20 | Kabushiki Kaisha T An T | Assembly for connecting a busbar and printed circuit board |
| US7332673B2 (en) | 2003-12-22 | 2008-02-19 | Kabushiki Kaisha T An T | Bus bar substrate for vehicle interior light |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5170399A (en) | Reed-Solomon Euclid algorithm decoder having a process configurable Euclid stack | |
| US5805617A (en) | Apparatus for computing error correction syndromes | |
| KR20060125837A (ko) | 데이터를 인코딩하기 위한 방법 및 장치 | |
| EP0249982A2 (en) | Decoder | |
| JPH0728227B2 (ja) | Ｂｃｈ符号の復号装置 | |
| US5822337A (en) | Programmable redundancy/syndrome generator | |
| JP2009094605A (ja) | 符号誤り検出装置および誤り検出符号生成装置 | |
| JP2001127645A (ja) | 誤り訂正方法および誤り訂正装置 | |
| JP3248098B2 (ja) | シンドローム計算装置 | |
| KR19990026630A (ko) | 리드-솔로몬 복호기와 그 복호방법 | |
| US6470471B1 (en) | Data error correction apparatus | |
| JPH11196006A (ja) | 並列処理シンドロ−ム計算回路及びリ−ド・ソロモン複合化回路 | |
| TWI226758B (en) | Encoding method and apparatus for cross interleaved cyclic codes | |
| JP2662472B2 (ja) | 誤り訂正処理用シンドローム演算回路 | |
| US6859905B2 (en) | Parallel processing Reed-Solomon encoding circuit and method | |
| EP0341851A2 (en) | Method and apparatus for interleaved encoding | |
| EP0793352B1 (en) | Apparatus for determining the error evaluator polynomial for use in a Reed-Solomon decoder | |
| JP2591611B2 (ja) | ｔ重誤り訂正符号の符号化復号化回路 | |
| TWI523437B (zh) | Ｂｃｈ碼編碼與癥狀計算共用設計電路及決定該共用設計電路的方法 | |
| JP2694794B2 (ja) | 誤り訂正処理方法 | |
| JP2000295116A (ja) | 誤り修正符号化方法 | |
| JP3223513B2 (ja) | 誤り訂正復号装置 | |
| KR0155762B1 (ko) | 효율적인 에러정정 능력을 가진 리드-솔로몬 복호기 | |
| RU2591474C1 (ru) | Параллельный реконфигурируемый кодер бчх кодов | |
| KR950008485B1 (ko) | 단일에러정정용 리드-솔로몬 복호기 |