JPS6347288B2 - - Google Patents
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- Publication number
- JPS6347288B2 JPS6347288B2 JP57044248A JP4424882A JPS6347288B2 JP S6347288 B2 JPS6347288 B2 JP S6347288B2 JP 57044248 A JP57044248 A JP 57044248A JP 4424882 A JP4424882 A JP 4424882A JP S6347288 B2 JPS6347288 B2 JP S6347288B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate circuit
- output
- digital signal
- significant bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル信号をアナログ信号に変換
する為のDA（デジタル・アナログ）変換器に関
するもので、特に多ビツトのDA変換器の特性改
善を目的とするものである。
する為のDA（デジタル・アナログ）変換器に関
するもので、特に多ビツトのDA変換器の特性改
善を目的とするものである。
近来、PCM（パルスコードモジユレーシヨン）
技術を利用したデジタルオーデイオ装置の開発が
盛んである。媒体として磁気テープを使用し、音
響信号（アナログ信号）をデジタル信号に変換し
た後前記磁気テープに録音し、また前記磁気テー
プからピツクアツプされたデジタル信号をアナロ
グ信号に変換して再生を行うPCM録音再生機や、
音響信号がデジタル信号の形で録音されたデイス
クから該デジタル信号をピツクアツプし、アナロ
グ信号に変換して再生を行うデジタルオーデイオ
デイスク再生装置が、高品質のオーデイオ装置と
して提案されている。しかして、これらデジタル
信号を利用するオーデイオ装置においては、デジ
タル信号をアナログ信号に変換する為のDA変換
器を必要とする。
技術を利用したデジタルオーデイオ装置の開発が
盛んである。媒体として磁気テープを使用し、音
響信号（アナログ信号）をデジタル信号に変換し
た後前記磁気テープに録音し、また前記磁気テー
プからピツクアツプされたデジタル信号をアナロ
グ信号に変換して再生を行うPCM録音再生機や、
音響信号がデジタル信号の形で録音されたデイス
クから該デジタル信号をピツクアツプし、アナロ
グ信号に変換して再生を行うデジタルオーデイオ
デイスク再生装置が、高品質のオーデイオ装置と
して提案されている。しかして、これらデジタル
信号を利用するオーデイオ装置においては、デジ
タル信号をアナログ信号に変換する為のDA変換
器を必要とする。
DA変換器としては、第１図に示す如きラダー
抵抗回路網を利用したものが従来から公知であ
る。第１図は４ビツトのラダー抵抗回路網を利用
したDA変換器を示すものであり、これは抵抗値
Ｒの抵抗１，２及び３と、抵抗値2Rの抵抗４，
５，６，７，８及び９と、各ビツトに対応するス
イツチ１０，１１，１２及び１３と、電源１４と
によつて構成されており、前記各スイツチ１０乃
至１３の接点の状態に応じて出力電圧が決まる様
に成されている。しかして、この様なラダー抵抗
回路網を利用するDA変換器は、ビツト数に応じ
た一定ステツプの階段状の出力電圧を発生させる
ことが出来るものであるが、ビツト数が多くなる
と第２図に示す如く、出力の中央になめらかに連
続しない段が生ずる。これは、ラダー抵抗回路網
を構成する抵抗の誤差に起因するもので、出力の
中央でステツプ誤差が最大となる理由は、全振幅
の半分のウエイトを持つ最大ビツト（MSB）が
「０」から「１」に、または「１」から「０」に
切換わり、誤差の絶対値が最大となる為である。
前記出力の中央におけるステツプ誤差は、特にデ
ジタルオーデイオデイスク再生装置の如く、多ビ
ツトで、かつ高分解能が要求される装置に利用さ
れるDA変換器に対して、大きな悪影響を及ぼ
す。すなわち、その様な装置においては、出力の
中央が零レベルとなり、該零レベルを中心し、正
負のデジタル信号に応じた出力を発生させなけれ
ばならないが、前記零レベルにおいてステツプ誤
差に起因する不連続が生じると、小さなレベルの
信号を再生する際に、大きな歪や雑音を発生す
る。これは、特に聴感上極めて不都合なものであ
り、改善の必要が非常に大である。第３図は、信
号の大きさと不連続量との関係を示すもので、範
囲Ａは音質に対して重要な要素となる小さなレベ
ルの信号範囲を、範囲Ｂは出力信号の全振幅範囲
を示す。
抵抗回路網を利用したものが従来から公知であ
る。第１図は４ビツトのラダー抵抗回路網を利用
したDA変換器を示すものであり、これは抵抗値
Ｒの抵抗１，２及び３と、抵抗値2Rの抵抗４，
５，６，７，８及び９と、各ビツトに対応するス
イツチ１０，１１，１２及び１３と、電源１４と
によつて構成されており、前記各スイツチ１０乃
至１３の接点の状態に応じて出力電圧が決まる様
に成されている。しかして、この様なラダー抵抗
回路網を利用するDA変換器は、ビツト数に応じ
た一定ステツプの階段状の出力電圧を発生させる
ことが出来るものであるが、ビツト数が多くなる
と第２図に示す如く、出力の中央になめらかに連
続しない段が生ずる。これは、ラダー抵抗回路網
を構成する抵抗の誤差に起因するもので、出力の
中央でステツプ誤差が最大となる理由は、全振幅
の半分のウエイトを持つ最大ビツト（MSB）が
「０」から「１」に、または「１」から「０」に
切換わり、誤差の絶対値が最大となる為である。
前記出力の中央におけるステツプ誤差は、特にデ
ジタルオーデイオデイスク再生装置の如く、多ビ
ツトで、かつ高分解能が要求される装置に利用さ
れるDA変換器に対して、大きな悪影響を及ぼ
す。すなわち、その様な装置においては、出力の
中央が零レベルとなり、該零レベルを中心し、正
負のデジタル信号に応じた出力を発生させなけれ
ばならないが、前記零レベルにおいてステツプ誤
差に起因する不連続が生じると、小さなレベルの
信号を再生する際に、大きな歪や雑音を発生す
る。これは、特に聴感上極めて不都合なものであ
り、改善の必要が非常に大である。第３図は、信
号の大きさと不連続量との関係を示すもので、範
囲Ａは音質に対して重要な要素となる小さなレベ
ルの信号範囲を、範囲Ｂは出力信号の全振幅範囲
を示す。
ラダー抵抗回路網を構成する抵抗の精密なトリ
ミングは、各抵抗の誤差を最小とし、出力の中央
における不連続を解消するのに役立つ。しかしな
がら、抵抗のトリミングは、特別な工程を必要と
し、DA変換器のコスト高を招くという欠点を有
する。また、抵抗のトリミングによる調整により
容易に単調性が得られるのは、せいぜい10ビツト
程度のDA変換器迄であり、デジタルオーデイオ
デイスク再生装置の如く、16ビツトもの多ビツト
DA変換器においては、抵抗のトリミングによる
調整で単調性を得ることは、非常に困難であつ
た。
ミングは、各抵抗の誤差を最小とし、出力の中央
における不連続を解消するのに役立つ。しかしな
がら、抵抗のトリミングは、特別な工程を必要と
し、DA変換器のコスト高を招くという欠点を有
する。また、抵抗のトリミングによる調整により
容易に単調性が得られるのは、せいぜい10ビツト
程度のDA変換器迄であり、デジタルオーデイオ
デイスク再生装置の如く、16ビツトもの多ビツト
DA変換器においては、抵抗のトリミングによる
調整で単調性を得ることは、非常に困難であつ
た。
本発明は、上述の点に鑑み成されたもので、以
下本発明の一実施例に基き図面を参照しながら説
明する。第４図は４ビツトのDA変換器を示すも
ので、１５乃至１８はデジタル信号が印加される
第１乃至第４信号入力端子、１９乃至２１は第１
乃至第３アンド回路、２２乃至２４は第１乃至第
３ナンド回路、２５乃至２８は抵抗値Ｒの第１乃
至第４抵抗、２９乃至３６は抵抗値2Rの第５乃
至第12抵抗、及び３７はアナログ信号が得られる
信号出力端子である。しかして、最上位ビツト
（MSB）信号が印加される第４入力端子１８は、
前記アンド回路２９乃至３１及び前記ナンド回路
２２乃至２４の一方の入力端子に接続されてお
り、第１乃至第３入力端子１５乃至１７は、前記
アンド回路２９乃至３１及びナンド回路２２乃至
２４の他方の端子のそれぞれ対応する端子に接続
されている。また、前記第１及び第２抵抗２５及
び２６、前記第５乃至第７抵抗２９乃至３１及び
前記第11抵抗３５と前記第３及び第４抵抗２７及
び２８、前記第８乃至第10抵抗３２乃至３４及び
前記第12抵抗３６とはそれぞれラダー抵抗回路網
を構成し、前記出力端子３７は該ラダー抵抗回路
網間の接続点に設けられている。
下本発明の一実施例に基き図面を参照しながら説
明する。第４図は４ビツトのDA変換器を示すも
ので、１５乃至１８はデジタル信号が印加される
第１乃至第４信号入力端子、１９乃至２１は第１
乃至第３アンド回路、２２乃至２４は第１乃至第
３ナンド回路、２５乃至２８は抵抗値Ｒの第１乃
至第４抵抗、２９乃至３６は抵抗値2Rの第５乃
至第12抵抗、及び３７はアナログ信号が得られる
信号出力端子である。しかして、最上位ビツト
（MSB）信号が印加される第４入力端子１８は、
前記アンド回路２９乃至３１及び前記ナンド回路
２２乃至２４の一方の入力端子に接続されてお
り、第１乃至第３入力端子１５乃至１７は、前記
アンド回路２９乃至３１及びナンド回路２２乃至
２４の他方の端子のそれぞれ対応する端子に接続
されている。また、前記第１及び第２抵抗２５及
び２６、前記第５乃至第７抵抗２９乃至３１及び
前記第11抵抗３５と前記第３及び第４抵抗２７及
び２８、前記第８乃至第10抵抗３２乃至３４及び
前記第12抵抗３６とはそれぞれラダー抵抗回路網
を構成し、前記出力端子３７は該ラダー抵抗回路
網間の接続点に設けられている。
第４図のDA変換器を、オフセツトバイナリイ
方式の２進歩で使用する場合、第５図に示す如き
入出力関係となるが、これについて詳細に説明す
る。第４入力端子１８に印加されるMSB信号が
「０」となる負信号の場合は、第１乃至第３アン
ド回路２９乃至３１の出力は強制的に「Ｌ」とな
り、第１乃至第３ナンド回路２２乃至２４の出力
は、第１乃至第３入力端子１５乃至１７に印加さ
れるデジタル信号に応じて「Ｈ」または「Ｌ」と
なるので、出力端子３７には、第５図に示す如き
出力信号が発生する。そして、第１乃至第４入力
端子１５乃至１８に印加されるデジタル信号が
「0111」から「1000」に変わる点において、第４
入力端子１８に印加されるMSB信号が「１」と
なる為に、第１乃至第３ナンド回路２２乃至２４
の出力が強制的に「Ｈ」となるとともに、第11抵
抗３５の一端に「Ｈ」の信号が印加される。従つ
て、出力端子３７には、基準として「＋８」の出
力が発生する。その後、第１乃至第３入力端子１
５乃至１７に印加されるデジタル信号に応じて、
第１乃至第３アンド回路１９乃至２１の出力信号
が「１」または「０」となり、出力端子３７には
第５図の如き出力信号が発生する。第６図は、第
４図に示すDA変換器の出力信号を図示したもの
で、前記第６図から負信号は、「−０」を基準に
等間隔に１ステツプずつ下降し、正信号は、「−
０」より１ステツプ高い「＋０」を基準に等間隔
に１ステツプずつ上昇していることが理解され
る。ところで、第６図から「−０」と「＋０」の
間に１ステツプが存在することがわかるが、「−
０」及び「＋０」の出力信号が発生するときは、
それぞれ第１乃至第４入力端子１５乃至１８に印
加されるデジタル信号が「0111」及び「1000」の
ときである。前記デジタル信号が「0111」のと
き、MSB信号が「０」の為に第１乃至第３アン
ド回路１９乃至２１の出力が強制的に「Ｌ」に成
され、第11抵抗３５の一端に「Ｌ」の信号が印加
されていると共にMSB以外のビツト信号が全て
「１」の為に第１乃至第３ナンド回路２２乃至２
４の出力が「Ｈ」となる。一方、前記デジタル信
号が「1000」のとき、MSB信号が「１」の為に
前記第１乃至第３ナンド回路２２乃至２４の出力
が強制的に「Ｈ」に成され、前記第11抵抗３５の
一端に「Ｈ」の信号が印加されていると共に
MSB以外のビツト信号が全て「０」の為に前記
第１乃至第３アンド回路１９乃至２１の出力が
「Ｌ」となる。すなわち、第１乃至第４入力端子
１５乃至１８に印加されるデジタル信号が
「0111」から「1000」に変わつても前記第１乃至
第３アンド回路１９乃至２１及び前記第１乃至第
３ナンド回路２２乃至２４の出力は変化せず、前
記第11抵抗３５の一端に印加される信号のみが
「Ｌ」から「Ｈ」に変化するので、出力端子３７
に発生する出力信号は不連続な部分を有さず、な
めらかに連続して変化する。
方式の２進歩で使用する場合、第５図に示す如き
入出力関係となるが、これについて詳細に説明す
る。第４入力端子１８に印加されるMSB信号が
「０」となる負信号の場合は、第１乃至第３アン
ド回路２９乃至３１の出力は強制的に「Ｌ」とな
り、第１乃至第３ナンド回路２２乃至２４の出力
は、第１乃至第３入力端子１５乃至１７に印加さ
れるデジタル信号に応じて「Ｈ」または「Ｌ」と
なるので、出力端子３７には、第５図に示す如き
出力信号が発生する。そして、第１乃至第４入力
端子１５乃至１８に印加されるデジタル信号が
「0111」から「1000」に変わる点において、第４
入力端子１８に印加されるMSB信号が「１」と
なる為に、第１乃至第３ナンド回路２２乃至２４
の出力が強制的に「Ｈ」となるとともに、第11抵
抗３５の一端に「Ｈ」の信号が印加される。従つ
て、出力端子３７には、基準として「＋８」の出
力が発生する。その後、第１乃至第３入力端子１
５乃至１７に印加されるデジタル信号に応じて、
第１乃至第３アンド回路１９乃至２１の出力信号
が「１」または「０」となり、出力端子３７には
第５図の如き出力信号が発生する。第６図は、第
４図に示すDA変換器の出力信号を図示したもの
で、前記第６図から負信号は、「−０」を基準に
等間隔に１ステツプずつ下降し、正信号は、「−
０」より１ステツプ高い「＋０」を基準に等間隔
に１ステツプずつ上昇していることが理解され
る。ところで、第６図から「−０」と「＋０」の
間に１ステツプが存在することがわかるが、「−
０」及び「＋０」の出力信号が発生するときは、
それぞれ第１乃至第４入力端子１５乃至１８に印
加されるデジタル信号が「0111」及び「1000」の
ときである。前記デジタル信号が「0111」のと
き、MSB信号が「０」の為に第１乃至第３アン
ド回路１９乃至２１の出力が強制的に「Ｌ」に成
され、第11抵抗３５の一端に「Ｌ」の信号が印加
されていると共にMSB以外のビツト信号が全て
「１」の為に第１乃至第３ナンド回路２２乃至２
４の出力が「Ｈ」となる。一方、前記デジタル信
号が「1000」のとき、MSB信号が「１」の為に
前記第１乃至第３ナンド回路２２乃至２４の出力
が強制的に「Ｈ」に成され、前記第11抵抗３５の
一端に「Ｈ」の信号が印加されていると共に
MSB以外のビツト信号が全て「０」の為に前記
第１乃至第３アンド回路１９乃至２１の出力が
「Ｌ」となる。すなわち、第１乃至第４入力端子
１５乃至１８に印加されるデジタル信号が
「0111」から「1000」に変わつても前記第１乃至
第３アンド回路１９乃至２１及び前記第１乃至第
３ナンド回路２２乃至２４の出力は変化せず、前
記第11抵抗３５の一端に印加される信号のみが
「Ｌ」から「Ｈ」に変化するので、出力端子３７
に発生する出力信号は不連続な部分を有さず、な
めらかに連続して変化する。
また、第４図の如く、MSB信号を切換信号と
して利用し、量子化されたデジタル信号が印加さ
れるナンド回路２２乃至２４から成る第１ゲート
回路部、またはアンド回路１９乃至２１から成る
第２ゲート回路部からの出力を強制的に決定し、
使用するラダー抵抗回路網を切換えているので、
３ビツト分の２つの回路構成で４ビツトの入力信
号を処理することが出来、しかも前記第１及び第
２ゲート回路部を構成するアンド回路やナンド回
路のゲート回路は、従来のビツト信号に応じて切
換わるスイツチ及び電源の役割をし、該ゲート回
路としては既存に集積回路を使用することが出来
るので、回路構成が簡単である。
して利用し、量子化されたデジタル信号が印加さ
れるナンド回路２２乃至２４から成る第１ゲート
回路部、またはアンド回路１９乃至２１から成る
第２ゲート回路部からの出力を強制的に決定し、
使用するラダー抵抗回路網を切換えているので、
３ビツト分の２つの回路構成で４ビツトの入力信
号を処理することが出来、しかも前記第１及び第
２ゲート回路部を構成するアンド回路やナンド回
路のゲート回路は、従来のビツト信号に応じて切
換わるスイツチ及び電源の役割をし、該ゲート回
路としては既存に集積回路を使用することが出来
るので、回路構成が簡単である。
以上述べた如く、本発明は、特性の良いDA変
換器を提供出来る優れたもので、特にハイフアイ
オーデイオ用として利用価値の高いものである。
換器を提供出来る優れたもので、特にハイフアイ
オーデイオ用として利用価値の高いものである。
尚、実施例においては、説明を簡単にする為、
４ビツトのDA変換器について説明したが、ビツ
ト数は限定されるものでなく、８ビツト、16ビツ
ト等多ビツトのDA変換器の場合にも当然適用可
能である。
４ビツトのDA変換器について説明したが、ビツ
ト数は限定されるものでなく、８ビツト、16ビツ
ト等多ビツトのDA変換器の場合にも当然適用可
能である。
第１図は、従来のDA変換器を示す回路図、第
２図はその出力波形を示す特性図、第３図は第１
図の回路における不連続量を示す特性図、第４図
は本発明の一実施例を示す回路図、第５図はその
入出力関係を示す図表、及び第６図は第４図の回
路における出力波形を示す特性図である。 主な図番の説明 １５，１６，１７，１８……
入力端子、１９，２０，２１……アンド回路、２
２，２３，２４……ナンド回路、３７……出力端
子。
２図はその出力波形を示す特性図、第３図は第１
図の回路における不連続量を示す特性図、第４図
は本発明の一実施例を示す回路図、第５図はその
入出力関係を示す図表、及び第６図は第４図の回
路における出力波形を示す特性図である。 主な図番の説明 １５，１６，１７，１８……
入力端子、１９，２０，２１……アンド回路、２
２，２３，２４……ナンド回路、３７……出力端
子。
Claims (1)
- １ 入力されるデジタル信号のビツト数より１個
少ない数のゲート回路から構成されると共に該ゲ
ート回路の一方の入力端子にそれぞれ前記デジタ
ル信号中の最上位ビツト信号が印加され、前記ゲ
ート回路の他方の入力端子にそれぞれ前記デジタ
ル信号中の最上位ビツト以外のそれぞれのビツト
信号が印加され、かつ互いに並列接続された第１
及び第２ゲート回路部と、該第１及び第２ゲート
回路部を構成するゲート回路からの出力がそれぞ
れ印加されると共に互いに並列接続された第１及
び第２ラダー抵抗回路網と、該第１及び第２ラダ
ー抵抗回路網間の接続点に設けられた出力端子
と、前記第２ラダー抵抗回路網に前記デジタル信
号中の最上位ビツト信号を印加し、前記出力端子
に得られる信号レベルをレベルシフトする手段と
を備え、前記デジタル信号中の最上位ビツト信号
が「０」のときには前記第２ゲート回路部を構成
するゲート回路の出力を強制的に「Ｌ」にすると
共に前記第１ゲート回路部を構成するゲート回路
からはそれぞれ他方の入力端子に入力される前記
デジタル信号中のビツト信号に応じた信号を発生
させ、該デジタル信号中の最上位ビツト信号が
「１」のときには、前記第１ゲート回路部を構成
するゲート回路の出力を強制的に「Ｈ」にすると
共に前記第２ゲート回路部を構成するゲート回路
からはそれぞれ他方の入力端子に入力される前記
デジタル信号中のビツト信号に応じた信号を発生
させ、かつ前記第２ラダー抵抗回路網に該デジタ
ル信号中の最上位ビツト信号を印加することによ
り該最上位ビツト信号が切換わるときに前記第１
及び第２ゲート回路部を構成するゲート回路から
の出力を変化させずに出力端子に得られる信号レ
ベルを変化させたことを特徴とするDA変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4424882A JPS58161421A (ja) | 1982-03-18 | 1982-03-18 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4424882A JPS58161421A (ja) | 1982-03-18 | 1982-03-18 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161421A JPS58161421A (ja) | 1983-09-26 |
| JPS6347288B2 true JPS6347288B2 (ja) | 1988-09-21 |
Family
ID=12686227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4424882A Granted JPS58161421A (ja) | 1982-03-18 | 1982-03-18 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161421A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2778286B2 (ja) * | 1991-05-02 | 1998-07-23 | 日本電気株式会社 | Ｄ／ａコンバータ回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5327353A (en) * | 1976-08-27 | 1978-03-14 | Fujitsu Ltd | Bipolar digital-analog converter |
| JPS55133129A (en) * | 1979-04-04 | 1980-10-16 | Nec Corp | Digital analog converter |
-
1982
- 1982-03-18 JP JP4424882A patent/JPS58161421A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58161421A (ja) | 1983-09-26 |
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