JPS634748B2 - - Google Patents
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- JPS634748B2 JPS634748B2 JP56085138A JP8513881A JPS634748B2 JP S634748 B2 JPS634748 B2 JP S634748B2 JP 56085138 A JP56085138 A JP 56085138A JP 8513881 A JP8513881 A JP 8513881A JP S634748 B2 JPS634748 B2 JP S634748B2
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- JP
- Japan
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- image signal
- bit
- correction
- analog image
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- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/401—Compensating positionally unequal response of the pick-up or reproducing head
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、フアクシミリ送信機等において、イ
メージセンサから得られるアナログ画信号の各ビ
ツト間の基準レベルのばらつきを補正する画信号
補正方式に関するものである。
メージセンサから得られるアナログ画信号の各ビ
ツト間の基準レベルのばらつきを補正する画信号
補正方式に関するものである。
フアクシミリ送信機等において、レンズ系を介
してイメージセンサに原稿を読み取らせる場合に
おいては、前記レンズ系による収束差や、イメー
ジセンサの各ビツトの感度のばらつきや、原稿を
照明する螢光灯の周辺光量の低下現象等のため、
全面同一濃度の原稿をイメージセンサに読み取ら
せても、同センサの各ビツトの出力レベルには、
ばらつきが生じる。
してイメージセンサに原稿を読み取らせる場合に
おいては、前記レンズ系による収束差や、イメー
ジセンサの各ビツトの感度のばらつきや、原稿を
照明する螢光灯の周辺光量の低下現象等のため、
全面同一濃度の原稿をイメージセンサに読み取ら
せても、同センサの各ビツトの出力レベルには、
ばらつきが生じる。
このようなイメージセンサの各ビツトの出力レ
ベルのばらつきを電気的に補正するために、従来
より各種の方式が検討されているが、イメージセ
ンサが装置に組み込まれた状態での前記ばらつき
を補正するためには、原稿読み取り前に、イメー
ジセンサに白レベル基準面を読み取らせ、このと
き得られる同一光量に対するイメージセンサの各
ビツトの出力から、それらの各ビツトの出力に対
する補正係数を求めておき、これらの補正係数に
より、実際に原稿を読み取らせた際のイメージセ
ンサの各ビツトの出力レベルを補正する方式が有
効である。第１図は従来のこの種の方式の一例を
示す。
ベルのばらつきを電気的に補正するために、従来
より各種の方式が検討されているが、イメージセ
ンサが装置に組み込まれた状態での前記ばらつき
を補正するためには、原稿読み取り前に、イメー
ジセンサに白レベル基準面を読み取らせ、このと
き得られる同一光量に対するイメージセンサの各
ビツトの出力から、それらの各ビツトの出力に対
する補正係数を求めておき、これらの補正係数に
より、実際に原稿を読み取らせた際のイメージセ
ンサの各ビツトの出力レベルを補正する方式が有
効である。第１図は従来のこの種の方式の一例を
示す。
これを説明すると、VINは白レベル基準面また
は実際の原稿をイメージセンサに読み取らせた際
に得られるアナログ画信号である。１はＤ／Ａ変
換器であり、抵抗回路網２、アナログ電流スイツ
チ３およびバツフア４からなる。
は実際の原稿をイメージセンサに読み取らせた際
に得られるアナログ画信号である。１はＤ／Ａ変
換器であり、抵抗回路網２、アナログ電流スイツ
チ３およびバツフア４からなる。
前記Ｄ／Ａ変換器１は、アナログ画信号VINを
基準電圧として入力するとともに、Ｎビツトの逐
次比較レジスタ５の内容ａまたはメモリ７のＮビ
ツトの出力ｋ（後述るように、これが、前記補正
係数である）をデイジタル入力として入力される
ことにより、アナログ画信号VINを VOUT＝VIN×（α／2N）に変換する。ここで、αは
逐次比較レジスタの内容ａまたはメモリ７の出力
ｋによつて決定される変数である。
基準電圧として入力するとともに、Ｎビツトの逐
次比較レジスタ５の内容ａまたはメモリ７のＮビ
ツトの出力ｋ（後述るように、これが、前記補正
係数である）をデイジタル入力として入力される
ことにより、アナログ画信号VINを VOUT＝VIN×（α／2N）に変換する。ここで、αは
逐次比較レジスタの内容ａまたはメモリ７の出力
ｋによつて決定される変数である。
６はコンパレータであり、前記Ｄ／Ａ変換器１
の出力VOUTと白基準電圧VRとを比較する。前記
白基準電圧VRは、すべての補正係数が求められ
た後、イメージセンサの各ビツトが白を読み取つ
た時に得られたアナログ画信号VINを前記補正係
数により補正した場合に得られるべき補正後の画
信号VOUTのレベルに相当する電圧であり、前記
補正前の１ラインのアナログ画信号VINの全ビツ
トにおける最小レベルよりも小さめに設定してお
く。
の出力VOUTと白基準電圧VRとを比較する。前記
白基準電圧VRは、すべての補正係数が求められ
た後、イメージセンサの各ビツトが白を読み取つ
た時に得られたアナログ画信号VINを前記補正係
数により補正した場合に得られるべき補正後の画
信号VOUTのレベルに相当する電圧であり、前記
補正前の１ラインのアナログ画信号VINの全ビツ
トにおける最小レベルよりも小さめに設定してお
く。
さて、まず最初は、白レベル基準面を読み取つ
た場合の１ラインのアナログ画信号VINの第１ビ
ツト目がＤ／Ａ変換器１に基準電圧として入力さ
れる。また、このＤ／Ａ変換器１のデイジタル入
力としては、レジスタ５の内容ａが入力される
が、同レジスタ５は最初、そのMSBのみを１と
され、他のビツトをすべてＯとされる。これによ
り、 VOUT＝VIN×１／２となる。
た場合の１ラインのアナログ画信号VINの第１ビ
ツト目がＤ／Ａ変換器１に基準電圧として入力さ
れる。また、このＤ／Ａ変換器１のデイジタル入
力としては、レジスタ５の内容ａが入力される
が、同レジスタ５は最初、そのMSBのみを１と
され、他のビツトをすべてＯとされる。これによ
り、 VOUT＝VIN×１／２となる。
前記VOUTはコンパレータ６によりVRと比較さ
れ、VOUT＞VRである時は、コンパレータ６の出
力ｂはＯとなる。すると、レジスタ５は今度は
MSBをＯに戻され、2SB（上位から２番目のビツ
ト）を１とされ、VOUTをそれを応じた値に変化
させる。
れ、VOUT＞VRである時は、コンパレータ６の出
力ｂはＯとなる。すると、レジスタ５は今度は
MSBをＯに戻され、2SB（上位から２番目のビツ
ト）を１とされ、VOUTをそれを応じた値に変化
させる。
また、VOUT＜VRの時は、コンパレータ６の出
力は１となる。すると、レジスタ５は、その
MSBを１とされたまま、2SBを１とされ、VOUT
をこれに応じた値に変化させる。
力は１となる。すると、レジスタ５は、その
MSBを１とされたまま、2SBを１とされ、VOUT
をこれに応じた値に変化させる。
以後、同様の動作がＮ回繰り返されることによ
り、VOUTがVRに最も近い値となるようにレジス
タ５の内容ａが上位桁から順次決定される。そし
て、このレジスタ５の最終的な内容ａが求めるイ
メージセンサの第１のビツト目の出力レベルに対
する補正係数であり、この補正係数はメモリ７に
蓄積される。
り、VOUTがVRに最も近い値となるようにレジス
タ５の内容ａが上位桁から順次決定される。そし
て、このレジスタ５の最終的な内容ａが求めるイ
メージセンサの第１のビツト目の出力レベルに対
する補正係数であり、この補正係数はメモリ７に
蓄積される。
次に、前記１ラインの第２ビツト目アナログ画
信号VINがＤ／Ａ変換器１に取り込まれ、前述の
動作と同じ動作が繰り返されることにより、イメ
ージセンサの第２ビツト目の出力レベルに対する
補正係数がメモリ７に蓄積される。そして、以後
同様の動作が繰り返されることにより、イメージ
センサの全ビツトの出力レベルに対する補正係数
が、メモリ７に蓄積される。
信号VINがＤ／Ａ変換器１に取り込まれ、前述の
動作と同じ動作が繰り返されることにより、イメ
ージセンサの第２ビツト目の出力レベルに対する
補正係数がメモリ７に蓄積される。そして、以後
同様の動作が繰り返されることにより、イメージ
センサの全ビツトの出力レベルに対する補正係数
が、メモリ７に蓄積される。
そして、その後、イメージセンサが実際の原稿
を読み取つた場合のアナログ画信号がVINとして
Ｄ／Ａ変換器１に入力される場合には、同画信号
の各ビツトに対応する補正係数がメモリ７から出
力ｈとして順次読み出され、これらの補正係数が
前記レジスタ５の内容ａの替りにＤ／Ａ変換器１
に入力されることにより、前記アナログ画信号
VINは各ビツト間のばらつきを補正されてVOUTと
して出力される。
を読み取つた場合のアナログ画信号がVINとして
Ｄ／Ａ変換器１に入力される場合には、同画信号
の各ビツトに対応する補正係数がメモリ７から出
力ｈとして順次読み出され、これらの補正係数が
前記レジスタ５の内容ａの替りにＤ／Ａ変換器１
に入力されることにより、前記アナログ画信号
VINは各ビツト間のばらつきを補正されてVOUTと
して出力される。
しかし、このような従来の画信号補正方式では
イメージセンサに白レベル基準面を読み取らせた
場合に、その白レベル基準面上に汚れがあり、こ
の場合のアナログ画信号VINのあるビツトのレベ
ルが第３図ａのように異常に低下すると、そのレ
ベルはVINに対する補正可能範囲の下限レベル
VP2とみなされて前記ビツトに対する補正係数が
作成されてしまう。そして、前記下限レベルVP2
はVINの全ビツトに対して共通なので、VINに対
し全体的に十分に低いレベルとしなければならぬ
ため、実際に原稿が読み取られた際、前記汚れが
あつたビツトの画信号に非常に誤差の大きい補正
が行われてしまい、画質を著しく劣化させるとい
う欠点があつた。
イメージセンサに白レベル基準面を読み取らせた
場合に、その白レベル基準面上に汚れがあり、こ
の場合のアナログ画信号VINのあるビツトのレベ
ルが第３図ａのように異常に低下すると、そのレ
ベルはVINに対する補正可能範囲の下限レベル
VP2とみなされて前記ビツトに対する補正係数が
作成されてしまう。そして、前記下限レベルVP2
はVINの全ビツトに対して共通なので、VINに対
し全体的に十分に低いレベルとしなければならぬ
ため、実際に原稿が読み取られた際、前記汚れが
あつたビツトの画信号に非常に誤差の大きい補正
が行われてしまい、画質を著しく劣化させるとい
う欠点があつた。
本発明は、前記従来の欠点を解消するべくなさ
れたもので、白レベル基準面に汚れがあつても、
再生画像の画質への影響を最小限度に押えること
ができる画信号補正方式を提供することを目的と
する。
れたもので、白レベル基準面に汚れがあつても、
再生画像の画質への影響を最小限度に押えること
ができる画信号補正方式を提供することを目的と
する。
すなわち、本発明による画信号補正方式は、ア
ナログ画信号の各ビツトに対する補正係数がとり
得る値の範囲を、前記各ビツト毎、または１ライ
ンを任意数のブロツクに区分してこれらのブロツ
ク毎に設定するものである。
ナログ画信号の各ビツトに対する補正係数がとり
得る値の範囲を、前記各ビツト毎、または１ライ
ンを任意数のブロツクに区分してこれらのブロツ
ク毎に設定するものである。
以下本発明を図面に示す実施例に基づいてさら
に詳しく説明する。
に詳しく説明する。
第２図において、VINは前記従来例の場合と同
じくイメージセンサから出力されるアナログ画信
号である。８は白レベル基準面を読み取つた場合
の１ラインのアナログ画信号VINのピーク値ｄを
ホールドするピークホールド回路であり、制御信
号ｃにより制御される。９はアナログ画信号VIN
およびピークホールド回路８にホールドされた前
記ピーク値ｄを入力とする切り分け器である。
じくイメージセンサから出力されるアナログ画信
号である。８は白レベル基準面を読み取つた場合
の１ラインのアナログ画信号VINのピーク値ｄを
ホールドするピークホールド回路であり、制御信
号ｃにより制御される。９はアナログ画信号VIN
およびピークホールド回路８にホールドされた前
記ピーク値ｄを入力とする切り分け器である。
１０はＤ／Ａ変換器、１１は逐次比較レジス
タ、１２はコンパレータであり、これらは逐次比
較形Ａ／Ｄ変換回路を構成している。前記Ｄ／Ａ
変換器１０には切り分け器９の出力ｅが基準電圧
として入力される。またコンパレータ１２はアナ
ログ画信号VINを一方の入力とし、Ｄ／Ａ変換器
１０の出力VOUTを他方の入力とする。
タ、１２はコンパレータであり、これらは逐次比
較形Ａ／Ｄ変換回路を構成している。前記Ｄ／Ａ
変換器１０には切り分け器９の出力ｅが基準電圧
として入力される。またコンパレータ１２はアナ
ログ画信号VINを一方の入力とし、Ｄ／Ａ変換器
１０の出力VOUTを他方の入力とする。
１３はメモリであり、レジスタ１１の出力ｇが
とり得る種々の値に対応する補正係数の値を、前
記種々の値で指定されるアドレスにあらかじめ書
き込まれている。そして、原則として、レジスタ
１１の出力ｇによつて指定されたアドレスの内容
がメモリ１３から読み出される。
とり得る種々の値に対応する補正係数の値を、前
記種々の値で指定されるアドレスにあらかじめ書
き込まれている。そして、原則として、レジスタ
１１の出力ｇによつて指定されたアドレスの内容
がメモリ１３から読み出される。
ただし、本実施例においては、１ラインをブロ
ツク分けし、これらのブロツク毎に、メモリ１３
の指定され得るアドレスの範囲を制限しており、
レジスタ１１の出力ｇがこの制限範囲内にないと
きは、前記制限範囲内における最小の補正係数の
値が書き込まれているアドレスが指定され、その
最小の補正係数の値がメモリ１３から読み出され
るようになつている。ｉはこのようなメモリ１３
のアドレス入力の制御を行う制御信号である。
ツク分けし、これらのブロツク毎に、メモリ１３
の指定され得るアドレスの範囲を制限しており、
レジスタ１１の出力ｇがこの制限範囲内にないと
きは、前記制限範囲内における最小の補正係数の
値が書き込まれているアドレスが指定され、その
最小の補正係数の値がメモリ１３から読み出され
るようになつている。ｉはこのようなメモリ１３
のアドレス入力の制御を行う制御信号である。
１４はメモリ１３から読み出されたデータｈを
書き込まれるメモリであり、前記データｈは、実
際に原稿が読み取られた際に、さらに同メモリ１
４から読み出され、レジスタ１１の出力ｇに替つ
てＤ／Ａ変換器１０に、各ビツトに対する補正係
数として入力される。
書き込まれるメモリであり、前記データｈは、実
際に原稿が読み取られた際に、さらに同メモリ１
４から読み出され、レジスタ１１の出力ｇに替つ
てＤ／Ａ変換器１０に、各ビツトに対する補正係
数として入力される。
次に本実施例の動作を説明する。
本実施例においても、まずVINとして、イメー
ジセンサに白レベル基準面を読み取らせた場合の
アナログ画信号が入力される。そして、このアナ
ログ画信号VINの１ライン中のピーク値ｄがピー
クホールド回路８にホールドされ、同ピーク値ｄ
が切り分け器９を通してＤ／Ａ変換器１０に基準
電圧として入力される。
ジセンサに白レベル基準面を読み取らせた場合の
アナログ画信号が入力される。そして、このアナ
ログ画信号VINの１ライン中のピーク値ｄがピー
クホールド回路８にホールドされ、同ピーク値ｄ
が切り分け器９を通してＤ／Ａ変換器１０に基準
電圧として入力される。
次に、前記アナログ画信号VINの各ビツトがコ
ンパレータ１２に入力され、このコンパレータ１
２、Ｄ／Ａ変換器１０およびレジスタ１１からな
る前記Ａ／Ｄ変換回路により、Ａ／Ｄ変換され
る。
ンパレータ１２に入力され、このコンパレータ１
２、Ｄ／Ａ変換器１０およびレジスタ１１からな
る前記Ａ／Ｄ変換回路により、Ａ／Ｄ変換され
る。
そして、前記各ビツト毎の前記Ａ／Ｄ変換回路
の出力、すなわちレジスタ１１の出力ｇに対応す
るメモリ１３のアドレスの内容が前記各ビツトに
対する補正係数として読み出され、メモリ１４に
書き込まれる。これにより、アナログ画信号VIN
の各ビツトに対する補正係数がメモリ１４に書き
込まれることになる。
の出力、すなわちレジスタ１１の出力ｇに対応す
るメモリ１３のアドレスの内容が前記各ビツトに
対する補正係数として読み出され、メモリ１４に
書き込まれる。これにより、アナログ画信号VIN
の各ビツトに対する補正係数がメモリ１４に書き
込まれることになる。
ここで、前記のようにメモリ１３は、原則とし
てレジスタ１１の出力ｇそのものによつて指定さ
れるアドレスの内容を読み出されるが、前記出力
ｇの値が前記各ブロツク毎に設けられた制限範囲
外にある場合は、前記出力ｇそのものによつて指
定されるアドレスの内容ではなく、前記各ブロツ
ク毎に定められている所定のアドレスの内容、す
なわち各ブロツクにおける最小の補正係数が読み
出される。そして、これにより前記各ビツトに対
する補正係数がとり得る値には、前記各ブロツク
毎に下限が設定されることになる。
てレジスタ１１の出力ｇそのものによつて指定さ
れるアドレスの内容を読み出されるが、前記出力
ｇの値が前記各ブロツク毎に設けられた制限範囲
外にある場合は、前記出力ｇそのものによつて指
定されるアドレスの内容ではなく、前記各ブロツ
ク毎に定められている所定のアドレスの内容、す
なわち各ブロツクにおける最小の補正係数が読み
出される。そして、これにより前記各ビツトに対
する補正係数がとり得る値には、前記各ブロツク
毎に下限が設定されることになる。
以上のようにして、すべてのビツトに対する補
正係数がメモリ１４に書き込まれた後、実際の原
稿がイメージセンサにより読み取られると、今度
はこれにより得られたアナログ画信号がVINとな
り、このVINが切り分け器９を通してＤ／Ａ変換
器１０に基準電圧として入力される。また、同時
にメモリ１４からアナログ画信号VINの各ビツト
に対応する補正係数が順次読み出されてＤ／Ａ変
換器１０のデイジタル入力とされる。したがつ
て、これによりアナログ画信号VINの各ビツトは
対応する補正係数により除算されて補正され、
Ｄ／Ａ変換器１０からVOUTとして出力される。
正係数がメモリ１４に書き込まれた後、実際の原
稿がイメージセンサにより読み取られると、今度
はこれにより得られたアナログ画信号がVINとな
り、このVINが切り分け器９を通してＤ／Ａ変換
器１０に基準電圧として入力される。また、同時
にメモリ１４からアナログ画信号VINの各ビツト
に対応する補正係数が順次読み出されてＤ／Ａ変
換器１０のデイジタル入力とされる。したがつ
て、これによりアナログ画信号VINの各ビツトは
対応する補正係数により除算されて補正され、
Ｄ／Ａ変換器１０からVOUTとして出力される。
ここで、前記各ブロツク毎の補正係数の下限は
具体的には次のようにして定められる。すなわ
ち、白レベル基準面を読み取らせた場合のアナロ
グ画信号VINとその読取面上の位置との関係をグ
ラフに書くと、シエーデイング歪により、全体と
しては第４図ｂのような曲線となる。したがつ
て、例えば第３図ｂのように１ラインを左右対称
に７つのブロツクに分けたとすると、正常状態で
は、白レベル基準面を読み取つたアナログ画信号
VINの下限は、両端のブロツクにおいてはVP4両
端から数えて２番目のブロツクではVP5、両端か
ら数えて３番目のブロツクではVP6、中央のブロ
ツクではVP7のように中央側に行くほど高いレベ
ルになるものと考えることができるので、前記
VP4〜VP7に応じて各ブロツク毎に補正係数の下
限を定めることができる。
具体的には次のようにして定められる。すなわ
ち、白レベル基準面を読み取らせた場合のアナロ
グ画信号VINとその読取面上の位置との関係をグ
ラフに書くと、シエーデイング歪により、全体と
しては第４図ｂのような曲線となる。したがつ
て、例えば第３図ｂのように１ラインを左右対称
に７つのブロツクに分けたとすると、正常状態で
は、白レベル基準面を読み取つたアナログ画信号
VINの下限は、両端のブロツクにおいてはVP4両
端から数えて２番目のブロツクではVP5、両端か
ら数えて３番目のブロツクではVP6、中央のブロ
ツクではVP7のように中央側に行くほど高いレベ
ルになるものと考えることができるので、前記
VP4〜VP7に応じて各ブロツク毎に補正係数の下
限を定めることができる。
すると、例えば第３図ｂのように白レベル基準
面をイメージセンサに読み取らせた場合に、白レ
ベル基準面が汚れており、左側から３番目のブロ
ツクにおけるあるビツトにおいてアナログ画信号
VINのレベルが異常に低下しても、そのビツトに
対する補正係数はVP6に対応する値となるので、
正しい補正係数との誤差が従来より小さくなり、
実際の原稿を読み取つた場合における再生画像へ
の影響は最小限に押えられる。
面をイメージセンサに読み取らせた場合に、白レ
ベル基準面が汚れており、左側から３番目のブロ
ツクにおけるあるビツトにおいてアナログ画信号
VINのレベルが異常に低下しても、そのビツトに
対する補正係数はVP6に対応する値となるので、
正しい補正係数との誤差が従来より小さくなり、
実際の原稿を読み取つた場合における再生画像へ
の影響は最小限に押えられる。
なお、前記従来方式では、前述のように白基準
電圧VRを予測により設定していたので、第４図
ａのようにどうしてもアナログ画信号VINの補正
可能範囲の上限レベルVP1と下限レベルVP2との
間を広く取らざるを得なかつた。
電圧VRを予測により設定していたので、第４図
ａのようにどうしてもアナログ画信号VINの補正
可能範囲の上限レベルVP1と下限レベルVP2との
間を広く取らざるを得なかつた。
しかるに、本実施例では、白レベル基準面を読
み取つた場合のアナログ画信号VINの１ライン中
のピーク値ｄを、Ｄ／Ａ変換器１０、レジスタ１
１およびコンパレータ１２からなる逐次比較形
Ａ／Ｄ変換器の基準電圧としているので、第４図
ｂのように補正可能範囲の上限レベルVP3を前記
ピーク値ｄに一致させることができる。また、補
正可能範囲の下限レベルVP4は、計算である程度
予測できるので、VP3とVP4との間を狭くするこ
とができる。
み取つた場合のアナログ画信号VINの１ライン中
のピーク値ｄを、Ｄ／Ａ変換器１０、レジスタ１
１およびコンパレータ１２からなる逐次比較形
Ａ／Ｄ変換器の基準電圧としているので、第４図
ｂのように補正可能範囲の上限レベルVP3を前記
ピーク値ｄに一致させることができる。また、補
正可能範囲の下限レベルVP4は、計算である程度
予測できるので、VP3とVP4との間を狭くするこ
とができる。
そして、レジスタ５，１１の出力ａ，ｇをとも
にＮビツトであるとすると、従来方式は幅の広い
VP1とVP2との間を、本実施例は幅の狭いVP3と
VP4との間をともに2N等分して量子化するので、
当然本実施例の方が補正精度を向上することがで
きる。
にＮビツトであるとすると、従来方式は幅の広い
VP1とVP2との間を、本実施例は幅の狭いVP3と
VP4との間をともに2N等分して量子化するので、
当然本実施例の方が補正精度を向上することがで
きる。
なお、上記実施例においては、ブロツク毎に補
正係数の範囲を設定しているが、補正すべきアナ
ログ画信号の１ビツト毎に対し、補正係数の範囲
を設定してもよいことは言うまでもない。
正係数の範囲を設定しているが、補正すべきアナ
ログ画信号の１ビツト毎に対し、補正係数の範囲
を設定してもよいことは言うまでもない。
また、上記実施例においては、補正可能範囲の
下限レベルをブロツク毎に設定しているが上限レ
ベルをブロツク毎に設定してもよい。
下限レベルをブロツク毎に設定しているが上限レ
ベルをブロツク毎に設定してもよい。
以上のように本発明による画信号補正方式は、
アナログ画信号の各ビツトに対する補正係数がと
り得る値の範囲を、前記各ビツト毎、またはブロ
ツク毎に設定することにより、白レベル基準面に
汚れがあつても、再生画像に与えるその影響を最
小限に押えることができる優れた効果を得られる
ものである。
アナログ画信号の各ビツトに対する補正係数がと
り得る値の範囲を、前記各ビツト毎、またはブロ
ツク毎に設定することにより、白レベル基準面に
汚れがあつても、再生画像に与えるその影響を最
小限に押えることができる優れた効果を得られる
ものである。
第１図は従来の画信号補正方式を示すブロツク
図、第２図は本発明による画信号補正方式の一実
施例を示すブロツク図、第３図ａ，ｂは前記従来
方式と前記実施例とにおいて白レベル基準面に汚
れがあつた場合の画信号補正に対する影響の比較
を示す説明図、第４図ａ，ｂは前記従来方式と前
記実施例との補正精度の比較を示す説明図であ
る。 ８……ピークホールド回路、１０……Ｄ／Ａ変
換器、１１……逐次比較レジスタ、１２……コン
パレータ、１３……メモリ、VIN……アナログ画
信号、VOUT……補正されたアナログ画信号、ｈ
……補正係数。
図、第２図は本発明による画信号補正方式の一実
施例を示すブロツク図、第３図ａ，ｂは前記従来
方式と前記実施例とにおいて白レベル基準面に汚
れがあつた場合の画信号補正に対する影響の比較
を示す説明図、第４図ａ，ｂは前記従来方式と前
記実施例との補正精度の比較を示す説明図であ
る。 ８……ピークホールド回路、１０……Ｄ／Ａ変
換器、１１……逐次比較レジスタ、１２……コン
パレータ、１３……メモリ、VIN……アナログ画
信号、VOUT……補正されたアナログ画信号、ｈ
……補正係数。
Claims (1)
- １ 所望の画情報を読み取らせる前に、イメージ
センサに白レベル基準面を読み取らせ、これによ
つて得られたアナログ画信号をＡ／Ｄ変換回路に
よりデイジタル信号に変換し、これらのデイジタ
ル信号に基づいてアナログ画信号の各ビツトに対
する補正系数を求め、これらの補正係数に応じた
値により、所望の画情報を読み取らせた際にセン
サから出力されるアナログ画信号の各ビツトレベ
ルを補正する画信号補正方式において、アナログ
画信号の各ビツト毎、または１ラインを任意の数
に区分したブロツク毎の補正係数を求めるととも
に、この求めうる補正係数の範囲を規定し、この
範囲外の補正系数を指定するビツトレベルが入力
されると前記範囲内の最大もしくは最小の値を補
正係数とすることを特徴とする画信号補正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56085138A JPS57199368A (en) | 1981-06-02 | 1981-06-02 | Picture signal correction system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56085138A JPS57199368A (en) | 1981-06-02 | 1981-06-02 | Picture signal correction system |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306486A Division JPH01188071A (ja) | 1988-12-02 | 1988-12-02 | 画信号補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57199368A JPS57199368A (en) | 1982-12-07 |
| JPS634748B2 true JPS634748B2 (ja) | 1988-01-30 |
Family
ID=13850289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56085138A Granted JPS57199368A (en) | 1981-06-02 | 1981-06-02 | Picture signal correction system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57199368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275346U (ja) * | 1988-11-30 | 1990-06-08 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02188073A (ja) * | 1989-01-17 | 1990-07-24 | Yokogawa Electric Corp | 画像読取装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5348044B2 (ja) * | 1973-02-13 | 1978-12-26 | ||
| JPS5437626A (en) * | 1977-08-30 | 1979-03-20 | Sharp Corp | Correction system for facsimile read output |
| JPS5650668A (en) * | 1979-09-29 | 1981-05-07 | Sharp Corp | Correcting system for reading output |
-
1981
- 1981-06-02 JP JP56085138A patent/JPS57199368A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0275346U (ja) * | 1988-11-30 | 1990-06-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57199368A (en) | 1982-12-07 |
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