JPS6349948A - マルチプロセツサ回路 - Google Patents
マルチプロセツサ回路Info
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- JPS6349948A JPS6349948A JP61192966A JP19296686A JPS6349948A JP S6349948 A JPS6349948 A JP S6349948A JP 61192966 A JP61192966 A JP 61192966A JP 19296686 A JP19296686 A JP 19296686A JP S6349948 A JPS6349948 A JP S6349948A
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- mpu
- processor
- data
- processors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は複数のマイクロプロセッサで構成され、互いに
データの送受信を行って動作するマルチプロセッサ回路
に関するものである。
データの送受信を行って動作するマルチプロセッサ回路
に関するものである。
［従来の技術］
従来、複数のマイクロプロセッサを用いて構成したマル
チプロセッサシステムにおいては、各マイクロプロセッ
サの暴走検知は各プロセッサが個別に行っているために
、あるマイクロプロセッサが暴走して、その暴走が回復
されたとしても他のプロセッサに支障を与えたり、ある
いは一部のプロセッサの暴走が全システムを無条件にリ
セットしてしまうなどの幾つかの問題があった。
チプロセッサシステムにおいては、各マイクロプロセッ
サの暴走検知は各プロセッサが個別に行っているために
、あるマイクロプロセッサが暴走して、その暴走が回復
されたとしても他のプロセッサに支障を与えたり、ある
いは一部のプロセッサの暴走が全システムを無条件にリ
セットしてしまうなどの幾つかの問題があった。
第２図に従来のマルチプロセッサシステムの一例を示す
。同図において、１は制御の中心となるプロセッサ、２
〜４は分散処理用の周辺プロセッサ、５〜８は暴走検知
回路、９〜１４は割込み信号線である。今例えば周辺プ
ロセッサ２が暴走して暴走検知回路６が動作したとする
と、プロセッサ２にはリセットがかかつて、プロセッサ
２の全データは初期化される。それと同時に割込み信号
線９を介して、プロセッサ１に対して暴走が発生した事
を知らせる。プロセッサ１は通信相手のプロセッサ２が
暴走したため、通信中だった回線の“呼”を全て切らざ
るを得す、プロセッサ１，２間の状態の設定を初めから
やり直さざるを得なかった。又８ｉ！端な場合には、プ
ロセッサ２だけでなくプロセッサ１にもリセットがかか
り、全システムの通信が初期化されてしまうという場合
も生じるという問題があった。
。同図において、１は制御の中心となるプロセッサ、２
〜４は分散処理用の周辺プロセッサ、５〜８は暴走検知
回路、９〜１４は割込み信号線である。今例えば周辺プ
ロセッサ２が暴走して暴走検知回路６が動作したとする
と、プロセッサ２にはリセットがかかつて、プロセッサ
２の全データは初期化される。それと同時に割込み信号
線９を介して、プロセッサ１に対して暴走が発生した事
を知らせる。プロセッサ１は通信相手のプロセッサ２が
暴走したため、通信中だった回線の“呼”を全て切らざ
るを得す、プロセッサ１，２間の状態の設定を初めから
やり直さざるを得なかった。又８ｉ！端な場合には、プ
ロセッサ２だけでなくプロセッサ１にもリセットがかか
り、全システムの通信が初期化されてしまうという場合
も生じるという問題があった。
また更に、割込信号線等を用いて相互にプロセッサ１と
プロセッサ２の間で暴走を検知する構成の場合には、暴
走でもないのに何らかの事情で、例えばストールタイマ
６からの信号がプロセッサ１に届かなかったとすると、
プロセッサ１はプロセッサ２が暴走したものと誤認して
、プロセッサ２をリセットしてしまうという不都合が生
じる場合があった。
プロセッサ２の間で暴走を検知する構成の場合には、暴
走でもないのに何らかの事情で、例えばストールタイマ
６からの信号がプロセッサ１に届かなかったとすると、
プロセッサ１はプロセッサ２が暴走したものと誤認して
、プロセッサ２をリセットしてしまうという不都合が生
じる場合があった。
［発明が解決しようとする問題点］
本発明は上述の従来例に鑑みなされたもので、あるプロ
セッサで発生した暴走等の異常事態を、他のプロセッサ
に及ぼさないようにしたマルチプロセッサ回路を提供す
る事を目的としている。
セッサで発生した暴走等の異常事態を、他のプロセッサ
に及ぼさないようにしたマルチプロセッサ回路を提供す
る事を目的としている。
また本発明は相手のプロセッサの動作状態を検知し、例
えば暴走の誤認識を防止できるマルチプロセッサ回路を
提供する事を目的としている。
えば暴走の誤認識を防止できるマルチプロセッサ回路を
提供する事を目的としている。
［問題点を解決するための手段］
上記目的を達成するために本発明のマルチプロセッサ回
路は以下の様な構成から成る。
路は以下の様な構成から成る。
即ち、少なくとも２つのプロセッサを備えたマルチプロ
セッサ回路であって、前記プロセッサ間でデータの送受
を行うデータ送受手段と、前記データの内容を判別し応
答する応答手段と、前記プロセッサのそれぞれに接続さ
れた計時手段とを備える。
セッサ回路であって、前記プロセッサ間でデータの送受
を行うデータ送受手段と、前記データの内容を判別し応
答する応答手段と、前記プロセッサのそれぞれに接続さ
れた計時手段とを備える。
［作用コ
以上の構成において、計時手段の計時信号をもとにデー
タ送受手段を介してデータの送受を行うとともに、プロ
セッサ間で互いに相手プロセッサの状態のチェックを行
う様に動作する。
タ送受手段を介してデータの送受を行うとともに、プロ
セッサ間で互いに相手プロセッサの状態のチェックを行
う様に動作する。
［実施例］
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
［暴走検知回路の説明 （第１図）コ
第１図は本発明の一実施例の暴走検知回路のブロック図
である。
である。
図中、１００は制御の中心であるマイクロプロセッサ（
ＭＰＵ）で、制御プログラムやデータ等を格納している
ＲＯＭｌ０ＩやワークエリアとしてのＲＡＭ１０２等を
含んでいる。ＭＰＵ１００のボートＯ〜３はそれぞれ１
ビツトの出力ボートである。１０３はストールタイマで
、ＭＰＵ１００のボート２よりの信号１０４によりクリ
アされ、所定の時間が経過すると割込信号１０５により
ＭＰＵ１００に割込みをかける。１０６はＭＰＵ１００
のデータバス、１０７はＭＰＵ２００のリセット信号、
１０８はＭＰＵ２００への割込信号である。１０９はＭ
ＰＵ２００のノンマスカラブル割込（ＮＭＩ）信号であ
る。
ＭＰＵ）で、制御プログラムやデータ等を格納している
ＲＯＭｌ０ＩやワークエリアとしてのＲＡＭ１０２等を
含んでいる。ＭＰＵ１００のボートＯ〜３はそれぞれ１
ビツトの出力ボートである。１０３はストールタイマで
、ＭＰＵ１００のボート２よりの信号１０４によりクリ
アされ、所定の時間が経過すると割込信号１０５により
ＭＰＵ１００に割込みをかける。１０６はＭＰＵ１００
のデータバス、１０７はＭＰＵ２００のリセット信号、
１０８はＭＰＵ２００への割込信号である。１０９はＭ
ＰＵ２００のノンマスカラブル割込（ＮＭＩ）信号であ
る。
２００はＭＰＵ１００と同様の構成から成るマイクロプ
ロセッサ（ＭＰＵ）で、制御プログラムやデータ等を格
納しているＲＯＭ２０１やワークエリアとしてのＲＡＭ
２０２等を含み、ＭＰＵ １０ｏの分散処理等を行う周
辺プロセッサとして機能している。２０３は１０３と同
様のストールタイマ、２０４はＭＰＵ２００のデータバ
ス、２０５はＭＰＵ２００よりのＭＰＵ １００への割
込信号である。１１０はデュアルポートＲＡＭで、Ｍｐ
ｕｔｏｏ及びＭＰＵ２００より、それぞれデータバス１
０６，２０４を介して共通のメモリ空間がアクセスでき
る構成になっている。Ｍ Ｐ Ｕ １００とＭＰＵ２０
０のコマンド等のやり取りはこのデュアルポートＲＡＭ
ｌｌ０を介して行う。
ロセッサ（ＭＰＵ）で、制御プログラムやデータ等を格
納しているＲＯＭ２０１やワークエリアとしてのＲＡＭ
２０２等を含み、ＭＰＵ １０ｏの分散処理等を行う周
辺プロセッサとして機能している。２０３は１０３と同
様のストールタイマ、２０４はＭＰＵ２００のデータバ
ス、２０５はＭＰＵ２００よりのＭＰＵ １００への割
込信号である。１１０はデュアルポートＲＡＭで、Ｍｐ
ｕｔｏｏ及びＭＰＵ２００より、それぞれデータバス１
０６，２０４を介して共通のメモリ空間がアクセスでき
る構成になっている。Ｍ Ｐ Ｕ １００とＭＰＵ２０
０のコマンド等のやり取りはこのデュアルポートＲＡＭ
ｌｌ０を介して行う。
［プロセッサ１００，２００間の
状態コードの説明 （第３図）］
第３図はＭＰＵ１００とＭＰＵ２００間の状態コードを
示す図である。
示す図である。
これによって相手のプロセッサの状態が把握でき、例え
ば自己診断中や正常動作中あるいは暴走中かどうか等を
知ることができる。なお第３図において種別欄の“Ｓ”
は状態パラメータ、Ｃ”はコマンド、“Ｒ”は応答（レ
スポンス）コードであることを示している。
ば自己診断中や正常動作中あるいは暴走中かどうか等を
知ることができる。なお第３図において種別欄の“Ｓ”
は状態パラメータ、Ｃ”はコマンド、“Ｒ”は応答（レ
スポンス）コードであることを示している。
［状態コード送受の説明（第４図〜第８図）］］第４は
ＭＰＵ１００のチェックルーチンのフローチャートであ
る。
ＭＰＵ１００のチェックルーチンのフローチャートであ
る。
ＭＰＵ１００からＭＰＵ２００へコマンドを送出する場
合は、まずステップＳ１でＭＰＵ１００はデュアルポー
トＲＡＭＩ １０のＣＯＭＩ １１にコード（例えば、
ＲＥＳＥＴ“２１Ｈ”、Ｈは１６進数であることを示す
）をセットして、ボート０よりの割込信号１０８をアク
ティブにする。これにより、ＭＰＵ２００にインタラブ
ド（ＩＮＴｌ）が発生する。このｌＮＴｌのフローチャ
ート示したのが第８図である。
合は、まずステップＳ１でＭＰＵ１００はデュアルポー
トＲＡＭＩ １０のＣＯＭＩ １１にコード（例えば、
ＲＥＳＥＴ“２１Ｈ”、Ｈは１６進数であることを示す
）をセットして、ボート０よりの割込信号１０８をアク
ティブにする。これにより、ＭＰＵ２００にインタラブ
ド（ＩＮＴｌ）が発生する。このｌＮＴｌのフローチャ
ート示したのが第８図である。
ＭＰＵ２００はこの割込ルーチンのステップＳ３０でＲ
ＡＭｌｌ０のＣＯＭＩＩＩのコードを読取り、リセット
コマンド（２１Ｈ）を受信した時はリセットｆｉ埋を行
う。それと同時にステップＳ３２でＭＰＵ １００に対
して、ＲＡＭｌｌ０の応答領域ＲＥＳを介して（ＡＣＫ
“２２Ｈ”）を返送する。これはデュアルポートＲＡＭ
Ｉ １０のＲＥＳ１１２に２２Ｈ”を書込み、その後割
込信号２０５をアクティブにしてＭＰＵ１００にｌＮＴ
１の割込みをかける。このようにしてＭＰＵ １００は
、先に自分が発行した“ＲＥＳＥＴ″コマンドが受は入
れられた事を知る事ができる。このようにコマンドをレ
スポンスの応答をチェックして、相手プロセッサの状態
が検知できる。
ＡＭｌｌ０のＣＯＭＩＩＩのコードを読取り、リセット
コマンド（２１Ｈ）を受信した時はリセットｆｉ埋を行
う。それと同時にステップＳ３２でＭＰＵ １００に対
して、ＲＡＭｌｌ０の応答領域ＲＥＳを介して（ＡＣＫ
“２２Ｈ”）を返送する。これはデュアルポートＲＡＭ
Ｉ １０のＲＥＳ１１２に２２Ｈ”を書込み、その後割
込信号２０５をアクティブにしてＭＰＵ１００にｌＮＴ
１の割込みをかける。このようにしてＭＰＵ １００は
、先に自分が発行した“ＲＥＳＥＴ″コマンドが受は入
れられた事を知る事ができる。このようにコマンドをレ
スポンスの応答をチェックして、相手プロセッサの状態
が検知できる。
相手プロセッサが正常動作をしている時には、ＡＣＫや
ＥＲＲＯＲ等のレスポンスから、その状態を検知できる
し、相手プロセッサが異常動作をしている場合は、所定
時間内にレスポンスが来ない事によって知る事ができる
。なお、ＭＰＵ１００はコマンドに対してはレスポンス
を返さなければならないが、状態パラメータに対しては
返す必要はない。
ＥＲＲＯＲ等のレスポンスから、その状態を検知できる
し、相手プロセッサが異常動作をしている場合は、所定
時間内にレスポンスが来ない事によって知る事ができる
。なお、ＭＰＵ１００はコマンドに対してはレスポンス
を返さなければならないが、状態パラメータに対しては
返す必要はない。
第４図はＭＰｔＪ １００のＦＬＯＭＩＯｌに格納され
ているプログラムのチェックルーチンを示したもので、
前述した柵にまずステップＳ１でコマンドをＲＡＭｌｌ
０を介してＭ Ｐ Ｕ ２００に送出し、ステップＳ２
．Ｓ３でＭ Ｐ ｔＪ ２００よりの応答を待つ。応答
がくるとステップＳ４に進み応答データをＲＡＭｌｌ０
より読出す、ステップＳ５では応答データを調べ、ＡＣ
Ｋならば正常終了をする。所定時間内に応答データがな
い時、あるいはＡＣＫ以外の応答データの時はステップ
Ｓ６でエラー処理を行う。
ているプログラムのチェックルーチンを示したもので、
前述した柵にまずステップＳ１でコマンドをＲＡＭｌｌ
０を介してＭ Ｐ Ｕ ２００に送出し、ステップＳ２
．Ｓ３でＭ Ｐ ｔＪ ２００よりの応答を待つ。応答
がくるとステップＳ４に進み応答データをＲＡＭｌｌ０
より読出す、ステップＳ５では応答データを調べ、ＡＣ
Ｋならば正常終了をする。所定時間内に応答データがな
い時、あるいはＡＣＫ以外の応答データの時はステップ
Ｓ６でエラー処理を行う。
第５図はステップＳ４の応答信号読出し割込み処理（Ｉ
ＮＴＩ）を示すフローチャートで、ＭＰＵ２００よりの
割込信号２０５によりｌＮＴｌの割込みが発生すると、
ステップ５４−１でデュアルポートＲＡＭ１１０のＲＥ
Ｓより応答データを読出し、ステップ５４−２でメイン
ルーチンに戻る。
ＮＴＩ）を示すフローチャートで、ＭＰＵ２００よりの
割込信号２０５によりｌＮＴｌの割込みが発生すると、
ステップ５４−１でデュアルポートＲＡＭ１１０のＲＥ
Ｓより応答データを読出し、ステップ５４−２でメイン
ルーチンに戻る。
次に第３図の状態コードによるコマンドレスポンスの機
能を用いて、ＭＰＬＩｌｏｏとＭＰｔＪ２００の間で相
互にストール防止を行う事ができる。
能を用いて、ＭＰＬＩｌｏｏとＭＰｔＪ２００の間で相
互にストール防止を行う事ができる。
ストール防止の処理の一例を簡単に説明すると、まずＭ
ＰＵ １００がストールタイマ１０３をセットし、同時
に周辺ＭＰＵ２００に対し、タイマをセットした事を示
すコマンド“ＳＥＴ’ （２０Ｈ）を発行する。“Ｓ
ＥＴ”を受は取ったＭＰＵ２００はストールタイマ１０
３がカウントアツプして、ＭＰＵ１００の■ＮＴ２をイ
ネーブルする以前にＭＰＵ１００に対して’ＲＥＳＥＴ
”コマンドを返さなければならない。Ｍ Ｐ Ｕ １０
０はＩＮＴ２が掛かる前に“ＲＥＳＥＴ″コマンドを受
は取った場合は、）Ｊ Ｐ Ｕ ２００が正常動作して
いるものと判断し、ストールタイマ１０３をクリアする
。
ＰＵ １００がストールタイマ１０３をセットし、同時
に周辺ＭＰＵ２００に対し、タイマをセットした事を示
すコマンド“ＳＥＴ’ （２０Ｈ）を発行する。“Ｓ
ＥＴ”を受は取ったＭＰＵ２００はストールタイマ１０
３がカウントアツプして、ＭＰＵ１００の■ＮＴ２をイ
ネーブルする以前にＭＰＵ１００に対して’ＲＥＳＥＴ
”コマンドを返さなければならない。Ｍ Ｐ Ｕ １０
０はＩＮＴ２が掛かる前に“ＲＥＳＥＴ″コマンドを受
は取った場合は、）Ｊ Ｐ Ｕ ２００が正常動作して
いるものと判断し、ストールタイマ１０３をクリアする
。
上述のコマンド／レスポンスをやり取りするルーチンは
Ｍ Ｐ Ｕ ２００の場合は、ｌＮＴｌで起動される割
込みルーチン内に４内に認かれるが、“ＲＥＳＥＴ”コ
マンドを返すに当っては、メインルーチンの暴走をチェ
ックするのであるから、メインルーチンとソフト的にレ
ジスタを介して対話し、その結果に基づいて”ＲＥＳＥ
Ｔ″を発行する。
Ｍ Ｐ Ｕ ２００の場合は、ｌＮＴｌで起動される割
込みルーチン内に４内に認かれるが、“ＲＥＳＥＴ”コ
マンドを返すに当っては、メインルーチンの暴走をチェ
ックするのであるから、メインルーチンとソフト的にレ
ジスタを介して対話し、その結果に基づいて”ＲＥＳＥ
Ｔ″を発行する。
ＭＰｔＪ２００からの“ＲＥＳＥＴ”がなく、ストール
タイマ１０３よりのＩＮＴ２への割込信号１０５により
、ＩＮＴ２の割込み処理ルーチンが起動された場合を第
６図のフローチャートに示す。本プログラムも同様にＲ
ＯＭ１０１に格納されている。
タイマ１０３よりのＩＮＴ２への割込信号１０５により
、ＩＮＴ２の割込み処理ルーチンが起動された場合を第
６図のフローチャートに示す。本プログラムも同様にＲ
ＯＭ１０１に格納されている。
ここでは直ちにＭＰＵ２００の暴走とは判断せず、まず
ステップＳＩＯでＮＭＩ信号１０９によりＭＰＵＺＯＯ
にＮ Ｍ Ｉ割込みを発生させ、λ・Ｉ ＰＵ２００の
状態を調べに行く。ＭＨＩは「マスクできない割込み」
なので、ＭＰＵ２００が暴走している時でもその割込み
を受けたＭＰＵ２００はＮＭＩルーチンを実行する。そ
のＮＭ ＩＩＡ埋フローチャートを第７図に示す。本プ
ログラムはＭＰＵ２００（７）ＲＯＭ２０１（７）格納
サレテイル。
ステップＳＩＯでＮＭＩ信号１０９によりＭＰＵＺＯＯ
にＮ Ｍ Ｉ割込みを発生させ、λ・Ｉ ＰＵ２００の
状態を調べに行く。ＭＨＩは「マスクできない割込み」
なので、ＭＰＵ２００が暴走している時でもその割込み
を受けたＭＰＵ２００はＮＭＩルーチンを実行する。そ
のＮＭ ＩＩＡ埋フローチャートを第７図に示す。本プ
ログラムはＭＰＵ２００（７）ＲＯＭ２０１（７）格納
サレテイル。
ステップＳ２０で各レジスタの値をメモリにセーブした
後、ステップＳ２１でメインルーチンとソフト的に対話
をし、ステップＳ２２で必要なレジスタの参照を行う。
後、ステップＳ２１でメインルーチンとソフト的に対話
をし、ステップＳ２２で必要なレジスタの参照を行う。
次にステップ３２３で自分自身の動作状態を調べ、ＭＰ
Ｕ１００に対して結果を報告する。ステップＳ２３で回
復可能なエラーであればステップＳ２５でレジスタを復
帰してメインルーチンに戻る。一方、ステップＳ２４で
回復不可能なエラーであればステップＳ２７に進み、メ
インルーチンの先頭に戻りＭ Ｐ Ｕ ２００の初期化
を行う。
Ｕ１００に対して結果を報告する。ステップＳ２３で回
復可能なエラーであればステップＳ２５でレジスタを復
帰してメインルーチンに戻る。一方、ステップＳ２４で
回復不可能なエラーであればステップＳ２７に進み、メ
インルーチンの先頭に戻りＭ Ｐ Ｕ ２００の初期化
を行う。
一方この時、ＭＰＵ１００は第６図のフローチャートの
ステップＳｉｔでＭ Ｐ Ｕ ２００よりの応答を待っ
ている。前述のステップ３２３においてＭＰＵ２００よ
りの応答を受けると、ステップＳ１２でエラ一種別を判
別し、回復可能なエラーであればそのままメインルーチ
ンに戻り回復動作の終了を待つが、回復不可能なエラー
であればステップＳ１３に進み、リセット信号１０７を
イネーブルにしてＭＰＵ２００にリセットをかけ初期化
を行う。
ステップＳｉｔでＭ Ｐ Ｕ ２００よりの応答を待っ
ている。前述のステップ３２３においてＭＰＵ２００よ
りの応答を受けると、ステップＳ１２でエラ一種別を判
別し、回復可能なエラーであればそのままメインルーチ
ンに戻り回復動作の終了を待つが、回復不可能なエラー
であればステップＳ１３に進み、リセット信号１０７を
イネーブルにしてＭＰＵ２００にリセットをかけ初期化
を行う。
リセットされたＭＰＵ２００は、電源立上げ時と同じ様
に、まずＮｏｔ Ｒｅａｄｙ” を返し、次に各部
の自己診断を順次実行し、状態コード“０２Ｈ”〜“０
５Ｈ”を返す。全ての自己診断が完了して動作可能とな
った時には°“Ｒｅａｄｙ″を返す。この間ＭＰＵ１０
０はストールタイマ１０３のセットを行わない。
に、まずＮｏｔ Ｒｅａｄｙ” を返し、次に各部
の自己診断を順次実行し、状態コード“０２Ｈ”〜“０
５Ｈ”を返す。全ての自己診断が完了して動作可能とな
った時には°“Ｒｅａｄｙ″を返す。この間ＭＰＵ１０
０はストールタイマ１０３のセットを行わない。
ＭＰＵ２００等の周辺デバイスが正常動作中であっても
、何らかの事情で“Ｒｅ５ｅｔ”の返しが遅れたために
、ＭＰＵ１００にストールタイマ１０３からの割込みが
卦かつてしまった場合には、ＭＰＵ２００に８Ｍ１割込
みが入力される。
、何らかの事情で“Ｒｅ５ｅｔ”の返しが遅れたために
、ＭＰＵ１００にストールタイマ１０３からの割込みが
卦かつてしまった場合には、ＭＰＵ２００に８Ｍ１割込
みが入力される。
しかしＭＰＵ２００にＮＭＩ割込が入っても、８Ｍ１割
込みルーチンはメインプログラムと正常の通信を行うこ
とができるので、ＭＰＵ２００はリセットされずにＮｏ
ｔ Ｒｅａｄｙ”パラメータをＭＰＵ１００に返すだ
けである。
込みルーチンはメインプログラムと正常の通信を行うこ
とができるので、ＭＰＵ２００はリセットされずにＮｏ
ｔ Ｒｅａｄｙ”パラメータをＭＰＵ１００に返すだ
けである。
もし、ＭＰＵ２００の８Ｍ１割込みルーチン内でＭＰＵ
２００が完全に暴走している事が解ったら、前述した様
に第７図に示すようにステップＳ２７でＭＰＵ２００の
初期化ルーチンを起動しても良い。その場合当然ながら
ＭＰＵ２００よりのレスポンスも速くなり、ＭＰＵ２０
０の初期化が速く実行されるというメリットもある。
２００が完全に暴走している事が解ったら、前述した様
に第７図に示すようにステップＳ２７でＭＰＵ２００の
初期化ルーチンを起動しても良い。その場合当然ながら
ＭＰＵ２００よりのレスポンスも速くなり、ＭＰＵ２０
０の初期化が速く実行されるというメリットもある。
なお本実施例において、ＭＰＵ１００とＭＰＵ２００と
の間のデータ送受はデュアルポー）−ＲＡＭ１１０を介
して行ったのが、これに限定されるものでなく、例えば
Ｄタイプラッチ等のレジスタを介して行っても良い。
の間のデータ送受はデュアルポー）−ＲＡＭ１１０を介
して行ったのが、これに限定されるものでなく、例えば
Ｄタイプラッチ等のレジスタを介して行っても良い。
以上説明した様に本実施例によれば、あるプロセッサで
発生した暴走等の異常事態による影響を他のプロセッサ
に及ぼさないようにできる。
発生した暴走等の異常事態による影響を他のプロセッサ
に及ぼさないようにできる。
また、相手プロセッサの動作状態を知る事によって、暴
走と誤認職を防止することができるという効果がある。
走と誤認職を防止することができるという効果がある。
［発明の効果コ
以上述べた如く本発明によれば、あるプロセッサの異常
事態を他のプロセッサに及ぼさないという効果がある。
事態を他のプロセッサに及ぼさないという効果がある。
また他のプロセッサの異常状態の誤認識が防止できると
いう効果がある。
いう効果がある。
第１図は本実施例の暴走検知回路のブロック図、
第２図は従来例によるマルチプロセッサシステムの一例
を示す図、 第３図はプロセッサ間の状態コードを示す図、第４図は
中心となるプロセッサのプログラムのチェックルーチン
のフローチャート、 第５図、第６図は中心となるプロセッサのプログラムの
割込みルーチンのフローチャート、第７図、第８図は周
辺プロセッサの割込みルーチンのフローチャートである
。 図中、１００．２００・・・ＭＰＵ、１０１，２０１
・ＲＯＭ、１０２，２０２−ＲＡＭ、１０３゜２０３・
・・ストールタイマ、１０５，１０７，１０８．２０５
・・・割込信号、１０６，２０４・・・データバス、１
０７・・・リセット信号、１０９・・・ＮＭＩ信号、１
１０・・・デュアルポートＲＡＭである。 特許出願人 キャノン株式会社 第２図 第３ 図 第４図 第５図 病謙Ｒ？ｌ乏ボレルーイン 第６図 第７図
を示す図、 第３図はプロセッサ間の状態コードを示す図、第４図は
中心となるプロセッサのプログラムのチェックルーチン
のフローチャート、 第５図、第６図は中心となるプロセッサのプログラムの
割込みルーチンのフローチャート、第７図、第８図は周
辺プロセッサの割込みルーチンのフローチャートである
。 図中、１００．２００・・・ＭＰＵ、１０１，２０１
・ＲＯＭ、１０２，２０２−ＲＡＭ、１０３゜２０３・
・・ストールタイマ、１０５，１０７，１０８．２０５
・・・割込信号、１０６，２０４・・・データバス、１
０７・・・リセット信号、１０９・・・ＮＭＩ信号、１
１０・・・デュアルポートＲＡＭである。 特許出願人 キャノン株式会社 第２図 第３ 図 第４図 第５図 病謙Ｒ？ｌ乏ボレルーイン 第６図 第７図
Claims (3)
- （１）少なくとも２つのプロセッサを備えたマルチプロ
セッサ回路であつて、前記プロセッサ間でデータの送受
を行うデータ送受手段と、前記データの内容を判別し応
答する応答手段と、前記プロセッサのそれぞれに接続さ
れた計時手段とを備え、該計時手段の計時信号をもとに
前記データ送受手段を介してデータの送受を行い、前記
プロセッサ間で互いに相手プロセッサの状態のチェック
を行うようにしたことを特徴とするマルチプロセッサ回
路。 - （２）データ送受手段によるデータの送受は各プロセツ
サへの割込み信号とプロセッサ間に介在するデータ保持
手段とにより行われることを特徴とする特許請求の範囲
第１項記載のマルチプロセッサ回路。 - （３）計時手段は起動後、所定時間内にプロセッサより
応答がない時に、前記プロセッサに割り込み信号を出力
するようにしたことを特徴とする特許請求の範囲第１項
記載のマルチプロセッサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192966A JPS6349948A (ja) | 1986-08-20 | 1986-08-20 | マルチプロセツサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61192966A JPS6349948A (ja) | 1986-08-20 | 1986-08-20 | マルチプロセツサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6349948A true JPS6349948A (ja) | 1988-03-02 |
Family
ID=16300004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61192966A Pending JPS6349948A (ja) | 1986-08-20 | 1986-08-20 | マルチプロセツサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6349948A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132528A (ja) * | 1988-11-14 | 1990-05-22 | Nec Corp | 二重化処理装置におけるチェック方法 |
-
1986
- 1986-08-20 JP JP61192966A patent/JPS6349948A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02132528A (ja) * | 1988-11-14 | 1990-05-22 | Nec Corp | 二重化処理装置におけるチェック方法 |
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