JPS63500766A - ディジタル無線周波受信機 - Google Patents

Abstract

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Description

【発明の詳細な説明】 ディジタル無線周波受信機 発明の分野 本発明は無線通信の分野に関するものであり、特に実質上ディジタル回路で実現 される無線周波受信機に関する。

発明の背景 従来の無線通信機は主としてアナログ回路で実現されている。アナログ構成要素 の固有の特性のため可能な信号処理量が制限される。たとえば、アナログ増幅器 のノイズおよびゲイン特性により被処理アナログ信号のダイナミックレンジが制 限される。その他、アナログ情報は複雑な信号処理を可能にするような仕方で格 納することは容易ではない。

アナログ処理を使用して以前行っていた動作をディジタル信号処理で置き換えて 使用ずれば、アナログ構成要素に加わる温度、湿度、老化のような外部の影響か ら生ずるこれら動作の望ましくない変動が除かれる。その上、ディジタル信号処 理技術はプログラム可能な動作特性、特徴という点から見て柔軟性を備えている 。たとえば、ディジタル中間周波数（ＩＦ）集積回路はそのチャンネル周波数、 そのサンプリング速度、およびある程度、そのフィルタ応答に関してプログラム 可能である。交互に格納されたプログラムを実行するディジタル信号処理装置（ ＤＳＰ＞はいろいろなろ波および復調を行って完全に異なる形式の無線機を実現 することができる。またＤＳＰは適応等化のような高級な処理技術を導入するの に使用することができる。

ディジタル受信機構造の他の長所はＤＳＰおよびＩＦ回路を「逆にして」ディジ タル的に実施される送信機について対応する動作を行うことができるように設置 １することができることである。半二重動作では、回路は単に「方向」を逆にす るように切換えることができるが、全二重動作では２個のＩＦフィルタが必要に なる。

実質上ディジタル受信機を可能とする第１の技術は高速（２０〜１００Ｍｌ−１ ｚ）　、高分解能（１０〜１２ビツト）のＡＤ変換器である。ディジタル受信機 構造を技術的に可能と１−る第２の要因はＶＬＳＩ　ＩＣの実施により到達でき る高度な集積と高速度とてあり、最終的には、たとえば、４０　ｋ　Ｈｚのサン プリング速度を有する４極４ゼロ倍積度ディジタル・フィルタを現在のディジタ ル信＠処理装置で実現することができる。本発明はこれら新しい技術をフロント エンド・アナログ処理およびディジタルろ波の改良された技法と組合わせて実買 上ディジタル受信機の設δ４を可能とするものである。

本発明の受信は構造は移動無線機の製造技術と動作特性とに、革命的変化をもた らすことができる。さらに、この手法により無線機を最小数の部品で組立てるこ とができ、これは直ちに部品を減らし、製造コストを下げるとともに、無線機の 信頼性と稼動性とをも改善することになる。

発明の概要と目的 要約すれば、本発明はアンテナの出力でプレセレクトされてからディジタル形式 に変換される受信ＲＦ信号で動作する全ディジタル無線受信はを目的としている 。本発明の受信機はプレセレクタ、高速アナログ・ディジタル（ＡＤ）変換器、 実質上ベースバンド周波数に出力信号を有するディジタル的に構成された中間周 波数（ＩＦ）選択部、および最終的選択または等化、復調、および復調後処理を 行う汎用ディジタル信号処理装置（ＤＳＰ）集積回路を具備している。

したがって、ディジタル的に構成される無線受信機を提供するのが本発明の目的 である。

複数の送信スキームを容易に受信できるようにする無線受信機（前進を提供する のが本発明の他の目的である。

本発明のさらに他の目的は集積回路技術を利用して実買上実現することができる 無線受信機（構造を提供することである。

本発明のざらに他の目的はＡＤ変換器の分解能とステップサイズ要求とを減少す るように比較的高速で動作するディジタル受信別ＩＦフィルタの設計を提供する ことである。

図面の簡単な説明 第１図は本発明のディジタル受信機の機能を示すブロック図である。

第２図は本発明のディジタル受信ぼのフロントエンド回路の概要図である。

第３図は本発明のディジタル・ゼロ１．Ｆ、’Ｍ択部のブロック図でおる。

第４ａ図は第１図に引用したディジタル発系器の概要ブロック図である。

第４ｂ図は第３図のディジタル・ゼロ１．Ｆ、選択部に適合可能な擬似乱数ディ ザ−発生器の概要図である。

第５ａ図は所要の「高速」狭帯域低域フィルタのブロック図である。

第５ｂ図は第５ａ図の高速低域フィルタの分解式近似法のブロック図である。

第６ａ図から第６ｄ図までは第５図の高速低域フィルタの特性の詳細を示す周波 数図である。

第７図は第５ｂ図の、分解式「高速」低域フィルタに使用する２次狭帯域低域無 限インパルス応答（ＩＩＲ）フィルタの概要図である。

第８図は第５ｂ図の分解式高速低域フィルタに使用する、サンプリング速度の半 分にノツチを有する２次有限インパルス応答（ＦＩＲ）フィルタの概要図でおる 。

第９ａ図から第９Ｃ図までは第３図に関連して述べた時分割多重「低速」低域フ ィルタに使用する時分割多重２次低域ＩＩＲフィルタの概要図である。

第１０図はサンプリング速度を８０ｋＨ７から４０ｋＨ７にさらに下げるのに使 用する５次低域ＦＩＲフィルタのブロック図である。

第１１図は復調に先立ち最終選択および通過帯域等化に使用する４次低域ＩＩＲ フィルタのブロック図である。

第１２図は汎用ＤＳＰで実現できるＦＭ復調器のブロック図である。

第１３ａ図から第１３Ｃ図までは本発明の文脈でフエーザーの原理の詳細を説明 する図である。

第１４ａ図と第１４ｂ図とは本発明のＦＭ復調器の背景ルーチンの動作の詳細を 説明する流れ図である。

第１５ａ図と第１５ｂ図とは第１５ａ図と関連して説明したスケール・ルーチン の動作の流れ図である。

第１６ａ図から第１６Ｃ図までは本発明のディジタル復調器の残りの部分の動作 の詳細を説明する流れ図である。

図面の簡単な説明 第１図は３つの主要動作を備えたディジタル受信機のは能を示す。図は受信機ダ イバシティの例を示していないが、当業者には本発明の受信波に使用するため種 々のグイバシテイ手法を適用できることが明らかである。特に、「フロントエン ド」部１０４は、第２図にざらに詳細に示しであるが、アナログＷ、線周波数（ ＲＦ）信号を受信するアンテナ１０２とディジタル的に構成されたＩＦ選択部１ １０とのインターフェースとなる。プレセレクタ１０６は到来信号を広帯域ろ波 して後続のＡＤ変換プロセスでエイリアシングが生じないようにする。ＡＤブロ ック１０８は本発明の受信波構造のディジタル処理に必要なゲインおよびサンプ ルホールド動作を含む。

次の主要部であるＩＦ選択部１１０は、第３図と関連して以下でさらに詳述する が、複素指数関数影信号（直角信号、正弦と余弦）を発生する直角局部発振器（ ＬＯ）１１６となる。この信号の周波数はシステム・チャンネル周波数入力「△ 」により選択される。直角ミキサ１１２はディジタル乗算器を使用して所要の狭 帯域チャンネルを約ＯＨｚのＩＦ周波数まで周波数シフトさせる。高速選択部１ １４は数個の縦続接続された狭帯域低域フィルタ部を備えており、これはゼロ周 波数近くに中心を持つ所要信号から高い周波数の不要信号を除去する。この低域 ろ波により△Ｄ変換器１０８の出力における大きな速度から１バツクエンド」部 １２０への入力におけるチャンネル帯域と同程度の速度にまで徐々にサンプリン グ速度を下げることができる。

「バックエンド」部１２０は汎用無線＠造をシステムの無線形式人力ｒＢＪで示 される特定の無線は用途に特に仕立てられたものに「特殊化させる」のに使用さ れる。その最良の構成は汎用ディジタル信号処理装置（ＤＳＰ）を備えている。

最終選択部１２４は変調の形式とチャンネルの特性とにしたがって無線信号を復 調する前に必要な追加ろ波を行う。たとえば、ディジタル・データ通信システム に対して適応チャンネル等化を行うことができる。このフィルタ部１２４は隣接 チャンネル減衰と、乗律器照しく低１′０．）フィルタを実現するのに必要な粗 い係数量子化から生ずる高速選択フィルタ１１４の特性の不完全さを補償する通 過帯域等化とをも行う。復調部１２６は音声データおよび周波数シフ１〜キー（ ＦＳＫ）データのＦＭ復調を含む多くの形式の復調を実現するようにソフトウェ ア・プログラムすることができる。復調された音声信号は、類似記＠１２１およ び１２２で示されるように、アナログ形に逆変換してから拡声器を通して増幅さ れ再生される。別案として、ディジタル音声メツセージを後の再生のためディジ タル・メモリ１２３にディジタルで格納することができる。データ通信システム （図示せず）では、復調されたデータ記号はざらに処理のためコンピュータに、 または即時再生のためコンピュータ端末に送ることができる。その他に、自動周 波数トラッキング１２８を行う制御情報を「バックエンド」部１２０で発生する ことができる。最後に、クロック発生部１１８は正確なダウン変換が必要なとぎ ＡＤ変換の入力サンプリング速度を制御するため、ディジタル回路を正規の方法 で動作させるため、およびおそらく後続システムと同期させるため出力サンプリ ング速度を制御するために必要である。ここで説明する典型的実施例では、サン プリング速度ｆ３は２０ＭＨｚに取って必り、受信する周波数の帯域の中心は約 ８７５ＭＨ２にある。

第２図は本発明のディジタル受信機のフロントエンド回路の概要図である。この 回路は無線周波数信号の選択された帯域をディジタル化するように動作する。本 発明はサンプリングを直接Ｒ，Ｆ、周波数で行うようになっている。

ただし、広帯域プレセレクションはサンプリング前にＲｏＦ、アナログ・フィル タで行われる。Ｒ，Ｆ、フィルタ２０２と２０６との機能はスプリアス応答に対 する選択を行うことである。これらのスプリアス応答には従来の受信機のフロン トエンドで見られるような映像、半１．Ｆ、スパー、Ａｂｌｅ−Ｂａｋｅｒスパ ーなどがある。これらスパーの他に、選択はサンプリング過程から生ずることが ある周波数についても行われなければならない。最大許容帯域幅は、実際のフィ ルタはこれをかなり下げるが、ナイキストの帯域幅（ｆ、／２、ただしｆ、はサ ンプリング速度）に限られる。

それぞれが約４ＭＨ２の帯域幅を持つ第２図に示す２極および５極のフィルタを 使用すれば、２０ＭＨ７の速度でサンプルするときエイリアス周波数に対して９ ０ｄＢを超える除去を行う。アンテナ２２４に入る信号に対して選択を行う他に 、フィルタ２０６はＲ，Ｆ、増幅器２０４で発生する第１のサンプルホールド２ ０８に入る広帯域９ｉ音を帯域制限する。これは、雑音のエイリアシングを防止 し、これによりフロントエンド２００（７）１音指数を効果的に増すのに必要で ある。Ｒ，Ｆ、前置増幅器２０４はＲ，Ｆ。

信号をシステムの感度に必要な信号対雑音比を得るのに充分なレベルにまで増幅 するのに使用される。帯域が異なれば異なるフィルタが必要であるから、フィル タ構造（２０２および２０６）の１部としてＲ，Ｆ、増幅器２０４を備えるのが 実用的でおる。本発明の受信機はゲインが約２８ｄＢで雑音指数が約５ｄＢのＲ ，Ｆ、増幅器２０４を備えている。

クロック２１２とサンプリング・パルス発生器２１０とは第１のサンプルホール ド２０８、第２のサンプルホールド２２０１アナログ・ディジタル変換器２２２ 、およびディジタル・ゼロＩＦ選択部（図示せず）にクロック信号とサンプリン グ・パルスとを供給する。クロックの発生は広く入手可能な２０ＭＨ７の水晶発 振器で行われる。ディジタル信号処理装置（図示せず）が使用する４０ＭＨ２の 信号はアナログ倍化回路により２０ＭＨ２を２倍して得られる。

パルス発生器２１０は２０ＭＨｚのクロック信号（近似正弦波）を非常に狭いパ ルスに整形するのに使用される。

サンプリング・パルスの幅は受信したい最高周波数帯域によって決まる。約３０ ０ｐｓｅｃのパルス幅は約１ＧＨ２までほぼ一様な振幅を有する高調波の「クシ 」を発生する。

これは本発明の受信機の約８７５ＭＨ２の動作周波数で動作させるのに必要であ る。パルスの発生は従来のステップリカバリーダイオードとリンキング回路とを 用いて行うことができる。この種の回路は、カリフォルニア州９５１３１、サン ホセ、トリンブル・ロード３５０、ヒユーレットパラカードマイクロ波半導体部 門から入手できるヒユーレットパラカード・アプリクー−ジョン・ノート第９２ ０号、「ステップリカバリーダイオードとＳＲＤモジュールとを使用する高調波 の発生」と題する出版物に記されている。

ブロック２０２．２０４、および２０６で増幅され選択された信号の帯域は第１ のサンプルボールド２０８でサンプルされる。これは従来のＲ，Ｆ−、受信機に あ【ブるダウンコンバーティングと類似している。フラッシュ・アナログ・ディ ジタル変換器は信号を効果的にサンプルするが、実用的変換器には帯域制限入力 かめるので、変換の前にサンプリングを行う必要がある。また、現在まで、既知 の高分解能（〉１０ビツト）、高速変換器はサペて２段階変換プロセスを利用し ている。この種の変換器には第２のサンプルホールド回路２２０が必要である。

獲得時間、精度、あよひ垂下特性の実際的制限を克服するには二重サンプリング が必要である。第１のサンプルホールドは非常に速く、本発明の受信機では３０ ０ｐｓｅｃの範囲で、獲得しなければならない。これにはサンプルからサンプル へほぼ入力信号の電圧までコンデンサを充電するため小さなホールド・コンデン サを使用しな（ブればならない。サンプリング間隔内で入力信号の値まで完全に 充電することができないため、あだヤかなろ波処理が生ずるがこれは陸上移動通 信に、典型的に使用される狭帯域信号に対しては無視できると考えることかでき る。第１のサンプルホールドに小さなホールド・コンデンサを使用すると２段階 アナログ・ディジタル変換器に使用するには許容できない程のドループ速度を生 ずる。また、第１のサンプルホールドが使用することかできるような比較的簡単 なホールド回路の整定時間は２段階変換器には不適当である。これらの理由から 、高精度の第２のサンプルホールド２２０を使用する。信号は効果的にダウンコ ンバートされているので、信号ははるかにゆっくり変化している。これにより獲 得時間とホールド・コンデンサとを大きくすることができる。既知の２段階変換 器ではυンブリング周期よりかなり小さい（典型的にはサンプリング周期の１／ ２以下）時間でステップサイズの１／２以下でドループするサンプルホールドが 必要である。

第１のサンプルホールド（２０８＞はショットキダイオ−ドブリツジとバッファ 増幅器として２重ゲートＭＯ３ＦＥＴとを使用する従来の技術にしたがって構成 することができる。第２のサンプルボールドはショットキダイオードブリッジを 用い、別にバックバイアスしてホールド・モードでのドループを制限して実現す ることができる。入力として差動構成のＪ−ＦＥＴを備える高速増幅器と高ダイ ナミツクレンジ・ツガロワーとがバッファ増幅器として動作する。

広帯域増幅器２０９はアナログ・ディジタル変換器の量子化雑音に打勝つために 信号をさらに増幅するために必要で市る。増幅器２０９はサンプルされた信号を 増幅するのに使用される。したがってこれは広帯域でな（ブればならない。高ダ イナミツクレンジも増幅器の非線形により信号が歪むことのないようにするのに 必要である。増幅器２０９の雑音指数はＲ１「、増幅器２０４が発生する「テー クオーバー」ゲインの量と感度に対する全体的雑音要件とによって決まる。モト ローラのＭＨ’１Ａ１５９１　ＣＡＴＶ広帯域増幅器が本発明の８００ＭＨｚ受 信機に使用する広帯域増幅器として使用するのに適している。ここに説明した形 式と同様のＡＤ変換器の構造がヒユーレット・パラカード・ジャーナル、Ｖｏｌ 、　３３　、　Ｎｏ、　１１．　ｐｐ、　９〜２９．１９８２年１１月の「１０ ビツト、２０　Ｍ　ｓ　／　ｓアナログ・ディジタル変換システムの設計」と題 するＭｕｔｅ、　ＰｅｅｔＺ　１およびＲｅｈｎｅｒ著の論文に示されている。

本発明の教示によれば、ディザ−信号２１８はコンバイナ／アイソレータ２１８ でサンプルされた信号に加えられる。コンバイナ／アイソレータは広帯域増幅器 に存在する非線形性とディザ−源とが低Ｉ！！雉音を他の周波数に変換しないよ うにするのに役立つ。ディザ−２１８の目的はアナログ・ディジタル変換器の量 子化雑音を一様に分布させることである。ナイキスト帯域にわたって雑音フロア が一様に散布されると量子化により発生する相互変調歪が固有の問題となるのか 防止されるとともに、最下位ビット・レベルより下で信号の回復ができ、ＡＤ変 換する前の所要ゲインが低くなり、変換器の前の段階における非線形から生ずる 問題が少なくなる。ディザ−信号２１８は、信号を変換期間中一定に保たなけれ ばならないため、２段階変換器を使用する場合には第２のサンプルホールド２２ ０の前に加えな（プればならない。ディザ−源２１８は雑音ダイオードのような アナログ雑音源を用いて実現することができる。

ディザ−信号の一般的特性と利点とはＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳＯＮ 　Ｃｏ聞ＵＮＩＣＡＴＩＯＮＳ　ＴＥＣＨＮ叶ＯＧＹ、　ｐｐ、　１６２〜１６ ５．１９６４年１２月のＳｃｈｕｃｈｍａｎ、　Ｌ、による論文「ディザ−信号 とその量子化雑音におよはＶ影響」に記されている。

信号に加えられる雑音は情報からスペクトル的に分離されるべきである。本発明 の８００ＭＨｚ受信機で行われるサンプリングは情報を約３ＭＨｚと７　Ｍ　Ｒ ２との間に置く。

低域フィルタ２１６は雑音が情報信号に加わらないようにする。本発明の受信機 には低域フィルタ２１６として遮断周波数が１．５ＭＨｚの５極楕円フイタルが 設けられている。低域フィルタ２１６の雑音等価帯域幅より上のディザ−信号の 平均電圧レベルはアナログ・ディジタル変換器の約５ステツプサイズより大きく すべきである。ディザ−信号がＡＤ変換器２２２でクリッピングを起こさないよ う注意を払わなければならない。

アナログ・ディジタル変換器２２２はアナログ信号をディジタル信号に変換する 。この変換器は目的とする受信波の用途の動的環境にわたり信号を受入れること ができなければならない。陸上移動通信の用途では、最低１０Ａ／Ｄビツトが必 要であり、理論的研究から１２ビツト変換器か提供するダイナミックレンジは現 存するすべての従来型の陸上移動受信機と同等でなければならないことが示され ている。アナログ・ディジタル変換器２２２に関して第１に重要な２つの因子は サンプリング速度とステップサイズとである。ステップサイズはω子雑音フロア を引取るために変換器の前に必要なゲインの量を決める。ステップサイズが大き くなれば、所要ゲインが大きくなる。ゲインの量が大きければ変換器の前で非線 形効果が生ずる。変換速度はフロントエンド・フィルタの許容帯域幅を決定し、 また量子化雑音をより大きな帯域幅に分布させることにより所要ゲインを減らす ので、変換速度も非常に重要である。

本発明の８００ＭＨｚディジタルディジタル信号タル受信ナログ・ディジタル変 換器２２２はステップサイズが約３ｍＶの２段階１０ビツト変換器であり、これ は５０ＭＲ２より大きな速さで変換を行うことができる。本発明の原理によれば 、２０　Ｍ　ＨＺの速さでサンプルした０、３μ■の信号を受信するとき帯域幅 が３０ｋＨｚの受信機で約１０ｄＢの検出後信号対雑音比を実現するには約５４ ｄＢのフロントエンド・ゲインが必要である。変換器２２２の前に大きなゲイン 量を必要とするためシステムの非線形性能が制限される。相互変調比（ＩＭＲ） は従来の受信機で達成されるよりいく分率さい約６５ｄＢに限られる。当業者に はステップサイズを約２００μＶＣ′ニー減らせばＩＭＲ＞８０ｄＢを達成する ことができることが明らかであろう。

この値は現存する従来方式の８００　Ｍ　Ｈｚ受信機のほとんどと同程度であ゛ る。

今度は第３図を参照すると、本発明の実施に適合できるディジタル・ゼロＩＦｉ 択部（ＤＺＩＳＳ＞がブロック図の形で描かれている。ディジタル・ゼロＩＦ選 択部は第２図のフロントエンド回路２００と第１図のバンクエンドＤＳＰ１２０ との間に配設されており、フロントエンド２００が出力する変調ディジタルＲＦ 信号をバックエンドＤＳＰ１２０が処理するベースバンド信号に変換するように 動作する。ＤＺＩＳＳ３００は同相ミキサ３０４、直角位相ミキサ３０６、ディ ジタル直角局部発振器（ＬＯ）３０２（同相ＬＯ信＠３０９と直角位相ＬＯ倍信 号１１とを発生する）、２つの「高速」ディジタル低域フィルタ３０８と３１０ ．２つの１低速」ディジタル低域フィルタ３１２と３１３、およびクロック源（ 図示せず）を具備している。

本発明の実施例によれば同じディジタル情報が人力ポート３０３と３０７とでそ れぞれ同÷目ミキサ３０４と直角位相ミキサ３０６とに加えられる。一般に、ポ ート３０３と３０７とは単一の線路ではなく、多数ビット（たとえば、１０また は１２ビツト）ディジタルワードを表わす複数の線路である。与えられた用途に 使用されるディジタルワードの実際の長さは、必要な分解能、必要なダイナミッ クレンジ、および受信ＲＦ信号をサンプリングする周波数を含む多数の要因によ って変る。たとえば、１２ビツトのワード長は、２０　Ｍ　ＨＺでサンプルされ た典型的な無線信号を受信する際に受入れ可能な性能を示すと考えられる。

ミキサ３０４と３０６とはそれぞれ第２の入力直角ＬＯ線３０９と３１１とを備 えている。上記のＡＤ出力信号の場合のように、ＬＯ低信号１本だけの接続では なく、位相が９０’離れている（すなわち、正弦および余弦波形の）、複数ビッ トの離散的時間を表わす信号である。ミキサ３０４と３０６とはＡ／Ｄ入カフカ ワード０ワードとの算術乗算を行い、ミキサ３０４および３０６の出力ボートか らそれぞれディジタル低域フィルタ３０８および３１０の入力ボートに加えられ る出力ワードを形成するように結果を丸める。ＬＯとミキサ゛との出力信号のデ ィジタルワード長は受入れ可能な雑音性能を１りるように選択することができる 。ディジタル・ワードが長くなるにつれて、信号を表わすのにより多くの量子化 レベルを利用できるようになる。

当業者に）はよく理解できるとおり、量子化増分を小さくづれば雑音性能が改善 される。上述の直角混合プロセスはアナログ「ゼロＩＦＪ市るいは直接変換受信 機で行なわれるものと似ている。しかしながら、真に線形のディジタル乗算器を 使用すれば、アナログ直接変換の場合に生ずる、不要信号のＤＣへの２次混合、 および他の望ましくない効果が排除される。

乗算器３０４と３０６とが行う直角混合は所要の信号をほぼＯＨｚの中心周波数 に周波数変換するように動き、この場合周波数変換の量はチャンネル周波数制御 器３０５で決めることができる。次いで得られる直角信号は低域ろ波されて帯域 外雑音と不要信号とを除去する。本発明の好ましい実施例では、この選択は２段 階で行われる。最初の段階は高速反復ディジタル・フィルタ部３０８と３１０と で形成される。ディジタルフィルタ３０８と３１０とは構造が同一であり、反復 フィルタ・トポロジーから形成することができるが、これについては以下にさら に詳細に説明することにする。残りの）言訳はそれぞれ「よりおそい」反復フィ ルタ３１２および３１３で行われる。このような構成の選定については以下でよ り詳細に説明する。ろ波プロセスに続き、ディジタル信号はさらに処理のためパ ックエンドＤＳＰ１２０に出力される。

第４ａ図は第３図に関連して述べたディジタル発振器の概要ブロック図である。

直角発振器の機能は直角混合プロセスで利用される余弦および正弦波形のディジ タル化され、サンプルされた形を作り出すことであることを想起しよう。

ディジタル・ゼロＩＦｉ択部の実現はこれら波形の正確、安定なディジタル表現 を発生する能力にかかつている。本発明の要件に特に適している等級のディジタ ル発（辰器はＲＯＭ（固定記憶装置）ルックアップの概念に基いて実現される。

複素正弦波 Ｗ（１）−ｅｊ２７′ＣｆＣ１ のサンプルを有するディジタル信号の発生を考える。ここでｆ。は所要の発振器 周波数である。

従来の通信理論によれば ｅｊ２７Ｔｆ１＝ｃｏｓ　ｌ　ｆ　を十ｊｓｉｎ　２ｘ　ｆｏｔｃ このようにして所要の余弦および正弦波形を複素正弦波形の、それぞれ実数部お よび虚数部と兄倣すことができる。

Ｃｊ２７ｒ　ｆＣｔのサンプル形は連続時間変数ｔを離散的時間変数ｎＴで置換 えることにより得られる。ここでｎは計数整数（１，’２．３・・・）であり、 Ｔはリンブリング周期で１／ｆＳ−１／サンプリング速さに等しい。この離散的 時間信号はしたがって ｗ（ｎ）　−ｅｊ２７ｃｆｃ　”Ｔ） と等価である。

この信号を発生するＲＯＭルックアップ法は周波数変数ｆｏの他に時間変数をも 割数的にすることから得られる。

ｆ　＝ｋｆ　／２Ｎ（ただしｋとＮとは整数である）とすれＳ ば、 生すればよいことがわかる。これらの値を発生する１つの方法は、直接ＲＯＭル ックアップと呼ばれるが、基本的には２Ｎ対の値（余弦および正弦）を含んでい るＲＯＭ表を使用することから成り、この表に整数ｎｋ（位相に比例）を含んで いるレジスタによりアドレスする。位相レジスタは各サンプル時間（ｎに対応） に値ｋ（所要の周波数ｆ。

に対応）だけ増すことにより増値される。得られる周波数分解能は△ｆ＝ｆ　／ ２Ｎであり、ここで２Ｎ（［Ｂの個別の周波数を発生することができる。

用途により、直接ＲＯＭルックアップ法には多量のＲＯＮｌを使用することがあ る。ＲＯＭの大きさは余弦および正弦波形の対称性を活用していく分減らすこと ができる。このような性質により表の記述項の数を２Ｎ対から２Ｎ／８対に減ら すことができる。この減少によってもＲＯＭの大きさけまだ大きすぎることがあ る。このような場合には、因数分解（Ｆａｃｔｏｒｅｄ）ＲＯＭルックアップと 呼ばれる技法を採用してさらにＲＯＭの大きさを減らずことかできる。

本発明のディジタル局部発振器４００は単位の大きさのフエーザーは「粗」フエ ーザーと１精」フエーザーという複累積に分解することができるという事実を利 用する因数分解ＲＯＭルックアップ法を使用している。このように、単位の大き ざのフエーザーｅｊφは信号をｅｊφｃ　−ｅ　ｊφｆに分割して表わすことが できる。したがって、単位の大きざのフエーザーは別々の粗値フエーザーと積値 フエーザーとをＲＯＭに格納することによって実現することができる。この２つ のフエーザーは共に掛は合わされて直角混合に必要な離散的時間正弦および余弦 の値を生ずる。この回数分解の利点は粗値および積値のフエーザーを格納するの に必要なＲＯＭの母を直接ＲＯＮ、１ルツクアツプ法の場合から大幅に減少でき るということＣある。このＲＯＭの大きさの減少に対して支払われる費用は粗お よび精フエーザーの複素乗算を行う回路を取入れるものである。一般に、複素数 の乗算は４個の乗算器と２個の加算器とで実現することができる。積値フエーザ ーを正しく選択し、小さな角の余弦は１で近似することができるということを想 起して、余弦積値フエーザー用ＲＯＭを削除することができる。さらに、小角の 余弦値を１と近似して、複素乗積を発生づ゛るのに必要な乗算構造から２個の乗 算器を排除することができる。この結果、回数分解ＲＯＭ構成において費用と大 ぎざとが節約される。

なお第４ａ図を参照すると、回数分解ＲＯＭ法を用いて実現されたディジタル直 角局部光（辰器４００がブロック図形式で描かれている。ＡＤ変換器によりサン プルされる帯域内の、所要周波数に比例するＮビットの２進数で表わされた周波 数情報はチャンネル周波数ラッチ４０２にロードされる。チャンネル周波数ラッ チ４０２は多くの異なる形態で実現することができる。たとえば、Ｎ＝２０と仮 定してモトローラ社製の５個の縦続接続７４ＬＳ１７５（クワッドレフリップフ ロップ）その他が受入れ可能な構成を作り出す。当業者はヂＸ・ンネル周波数う ッヂ４０２は種々の手段でロードすることができることを認めるであろう。たと えば、単一周波無線ではチャンネル周波数ラッチには単一の２進数を永久的にロ ードすることができる。複層波数無線機では、チャンネル周波数ラッチ４０２に Ｅ　Ｐ　ＲＯＭまたはＲＯＭルックアツプ表または他のマイクロプロセッサで計 算されラッチされたものからロードすることができる。

チャンネル周波数ラッチ／１０２の出力は２進加算器４０４と結合している。当 業者にはディジタル直角局部発振器４００に関する次の説明において機能ブロッ ク間のすべての結合線は実際は複数ピッ１への２進ワードであって単一の結線で はないことを理解するであろう。加韓器４０４の出力は位相アキュムレータ４０ ６と結合している。位相アキュムレータ４０６はＮビットの２進ラツチとして構 成することができ、これはアドレスされるＲＯＭの次のロケーションのアドレス をホールドするのに使用される。このようにして、位相アキュムレータ４０６の 出力は余弦粗値ＲＯＭ４１８、正弦粗値ＲＯＭ４１６、および正弦積値ＲＯＭ４ １４と直接結合することができる（積値余弦ＲＯＭは、１で近似されるので不要 であることを想起すること）。

さらに、位相アキュムレータ４０６の出力は加算器４０４に送り返されてチャン ネル周波数ラッチ４０２にあるチャンネル周波数情報を表わｖ２進数にカロえら れる（モジュロ２Ｎ＞。位相アキュムレータ４０６の出力はクロックパルスごと に１回更新される。クロックパルスは一般にサンプリング周波数である。この２ 進加算の結果位相アキュムレータ４０６は最後のアドレスとチャンネル周波数ラ ッチに入っている２進ベクトルとの２進和（位相に比例）を保持していることに なる。この数は直角局部発振器の信号ｃｏｓ　２πｆ　ｎＴと５ｉｒ１２πｆｏ ｎＴとを作り出すのに必要な次のアドレスを示している。

好ましい実施例では、ＲＯＭの大きさは、ディジタル・ディザ信号を位相アキュ ムレータ４０６の出力に加え、結果をＲＯＭ表にアドレスする前に切り縮めるこ とにより、減らすことができ、あるいは同等に、周波数の分解能をＲＯＭの大ぎ さを増やさずに向上することができる。局部発振器の周波数分解能は位相アキュ ムレータのデータ径路幅（Ｎ＞と必要なザンプリング速度ｆ８とで規定される。

周波数分解能を増す最も率直な方法はざらに多くのビットを位相アキュムレータ に加え、ＲＯＭ表の大ぎざを大ぎくすることである。ただし、これはＲＯＭの大 きざを位相アキュムレータに加えるビットごとに２倍にしなければならないから 解決法としては高価となる可能性がある。他のオプションはビットを位相アキュ ムレータに加えるがＲＯＭルックアップを行う前に付加的なビットを切捨てるこ とである。これは位相をはげしく丸め、局部発振器の出力にスパーを生ずること になる。このスパーを回避するためには低レベルのディザ信号を切捨て前にアキ ュムレータ出力に加える。

本発明の原理によれば、２進ディザ信号を切捨て前に位相アキュムレータ４０６ の出力に加えることにより、ＲＯＭの大きさを大きくすることなく、出力にスパ ーを導入することなく、ディジタル発振器の周波数分解能を高めることができる 。これを行うため、ディジタル発振器４００に幅Ｌビットの、一様確率密度の擬 似ランダム「ホワイトノイズ」信号を発生するＬピッミル・ディザ源４０８がム ２けられている。ディザ源４０８は位相アキュムレータ４０６７Ｊ）らの位相ワ ード出力ごとに新しいしピッ１へ・ディザ・ワードを発生するようにサンプリン グ周波数ｆ、てクロックされている。Ｎビット・ディザ・ワードはディザ源４０ ８からのＬビット・ディザ・ワード出力にゼロとなるＭ＝Ｎ−Ｌを付加すること により形成される。この複合Ｎビット・ディザ信号はＮビット２進加算器４１０ により、モジュロ２Ｎで、位相アキュムレータ４０６のＮビット出力に加えられ る。加算器４１０の和出力は次にＭビットに切捨てられる（切捨ては図示せず） 。実際上はこの切捨てプロセスは単にディジタル加算器４１０の出力に発生する 最下位ピッ１〜を無視することにより達成される。切捨て操作自身はＲＯＭの大 ぎさが小さくなったことを考慮する。

２進位相ワードを量子化しあるいは切捨てれば発生する正弦または余弦波形に歪 あるいは雑音が生ずる。位相は周期関数（鋸波）であるから、量子化により生ず る雑音も、いく分不規則になっている他は周期的でおる。周期雑音は発振器の出 カスベクトル中に離散的「スパー」を生じ、これはそのレベルがあるしきい値を 超す場合はほとんどの用途において望ましくないものである。位相足子化の前に ディザ信号を加えると位相雑音が不規則になり、出力にもっと望ましいホワイト ノイズ・スペクトルが生ずる。２進位相ワードはＮビットの２進ワードで表わさ れる。ディザ信号はＬビットの凝似ランダム２進ワードから構成され、このワー ドはＮビットの位相ワードに加算される。このプロセスから２進ワ一ドＮ＝Ｌ＋ Ｍビットが生ずる。この２進ワードは次にＭピッ］・の２進位相ワードに切捨て られるが、これには上述のスプリアス信号が比較的少ない。

発振器の出力雑音に及ぼす位相母子化の影響は次の解析により示すことができる 。所要の発振器出力は次の方程式で記述される。

ｗ（ｎ）　−８ｊ２７Ｕ　ｆｏｎＴ＝　。ｊφ（ｎ）位相角を誤差Ｂ（ｎ）で量 子化すれば、実際の出力は次のように記）ボされる。

導入される誤差は ♂（ｎ＞が非常に小さい（＜＜１）当該の場合には、ｅｊ’ｅ（ｎ）は１＋ｊｃ ）（ｎ）で近似フることができ、したがって Ｅ　（ｎ）のスペクトルは簡単に位相量子化雑音さくｎ）のスペクトルの周波数 変換（およびｊによる重要でないスケーリング）として見ることができる。この ように、ｅ　（ｎ）がランダムまたは「ホワイト」である場合には、Ｅ（０）も そのようになる。さらに、Ｆ　（ｎ）のべきがδ（ｎ）のべきに等しく、位相雑 音により発生した出力雑音レベルを容易に推定づ゛ることかできる。

ディザ信号のパワーレベルの選択には雑音ホワイト化効果と出力雑音パワーレベ ルとの間の妥協が入って来る。ディザのパワーが増す（ディザ信号中のビットの 数りを大きくすることにより）にしたがい、雑音は一層白くなるが、位相雑音全 体のパワーも同様に大きくなる。ディザ信号が一様な確率畜度を示す場合には、 Ｌ　＝　Ｎ’　−Ｍを選択すれば、これは位相量子化雑音を完全にホワイトにす るに必要な最小のディザ信号であるから、好ましいレベルのディザ・パワーを生 ずることがわかる。したがって、好ましい実施例では、ディザ・ビットの数りは 切捨てプロセスで捨てたビットの数に等（）い。一様確率畜度以外のディザ信号 を利用できることにも注意すべきである。ただし、一様密度は最も容易に発生さ れるので望ましい。Ｌ　＝　Ｎ　−Ｍの場合、位相雑音の変化（パワー）はディ ザ信号の等側位相変化の２倍に等しい。Ｎとｆ、とから決まる望ましい周波数分 解能を向えると、ＬとＮ１、およびしたがって必要なＲＯＭの大きさは発振器出 力におけるホワイトノイズの許容レベルによって決まる。

例として、ｆ、−２０ＭＨ７，Ｎ−２０ビツトの場合、周波数分解能は１９．０ ７Ｈ２である。ディザ無しでＭ−１７ビツトに切捨て（ＲＯＭの大きさを１／８ に小ざく）すると発振器出力にスパーが生じ、これは１つの特定の周波数に対し て所要信号のレベルより９８ｄＢ低い。切捨て前に３ピツ］・のディザ信号を加 えると誤差信号か白くなり、スパーが除去される。本発明の原理によれば、ディ ジタル光振器の周波数分解能は、与えられたレベルの出力雑音に対して、単にも つと多くのビットを周波数ラッチと位相ラッチ、およびディザ信号に加えること により、ばく然と大きくなる可能性がある。Ｍによって決まるＲＯＭの大ぎさは 変らない。切捨て後残っているＭビットの２進ワードは、その出力がＲＯＭ４１ ８．４１６おにび４１４に結合しているＲＯＭアドレス・ラッチ４１２と結合し ている。アドレスを受信すると、ＲＯＭ４１８．４１６および４１４は受信アド レスに存在しているディジタル２進ワードをそのそれぞれの出力ポートに出力す る。次にディジタル直角信号が３つの２進数から算術的に発生する。

先に述べたように、ＲＯＭ４１６．１よび４１８の出力信号は粗位相の余弦およ び正弦に比例する２進数である。ＲＯＭ４１４の出力信号は精位相の正弦に比例 する２進数である。精余弦近似の誤差を最小にするためには、使用する精位相値 は正軸のまわりに集中する値でめる。ＲＯＭアドレス・ラッチ４１２の出力はＭ Ｃビットの粗アドレスとＭｆビットの精アドレスに分割されているＭビットの数 であり、ここでＭ＝Ｍｃ＋Ｎ４ｆである。粗位相は２π（Ｐｏ十に対応する整数 である。精位相は２πｃｐｆ−２Ｎ４ｆ　−１）／２Ｎ４であり、ＰｆはＮ４ｆ ビツトの精アドレスに対応する整数である。たとえば、Ｎ’ｌｃ　＝１０．　Ｍ ｆ　＝７であれば、ＲＯＭ表の記述項は下の第１表および第２表に示すように構 成される。

第１表 余弦波形（すなわち、複素波形の実数成分）を発生するには、正位相（ｌＩＩＲ ＯＭ４１８と正弦積（ｉｌＯＭ４１４との出力を最初に乗算器４２６で田・け合 せる。東暉″！４２６の出力を加算回路４４０に送り、ここでこれを余弦粗細Ｒ ＯＭ４１６の出力から差引く（２の補数形）。この演篩プ［］セスから余弦値が 得られ、これはボーｌ〜４４１に出力され、第３図の直角ミキ９３０４に結合さ れる。ディジタル直角ＬＯの正弦値を発生するには余弦粗細ＲＯＭ４１６と正弦 積値ＲＯＭ４１４との出力を乗ｒ３器４２８で！ｉ）【プ合せる。

乗算器４２８の出力は加算回路４４２に送られ、ここで正位相（ｉＩＲＯＭ４１ ８の出力と加算される。加σ回路４４２は接続４４３を経由して離散的時間正弦 値ディジタル・ワードを出力するが、これは第３図の直角ミキサ３０６に結合さ れる。１）たがって、正弦および余弦信号の離散的時間値は紳術的に計鐸される ので、最小限のＲＯＭスペースを用いて完全な９０’の位相制御が達成される。

ラッチ４２０．４２２．４２４．４３４．６よび４３８はディジタル兄振器の高 速動作を容易にするパイプライン構成となる。遅れ４３０と４３６とは各種信号 径路の遅れを等化するために設けられている。

回数分解ＲＯＭ　ＬＯは受入れ可能な周波数分解能を維持しながらＲＯＭのエリ アを減少させる。たとえば、２０ＭＨ７で動作するディジタル直角ＬＯを実現す るには、粗値ＲＯＭ４１６．４１８を各々１０２４Ｘ１６のＲＯＭで構成するこ とができ、昂値正弦ＲＯ！ｖＭ１４を１２８Ｘ８のＲＯＭＴ：構成することがで きる。これからほぼ３４，０００ヒツトのＲＯＭを使用して約２０Ｈ７の周波数 分解能が得られる。回数分解ＲＯＭの構成は、位相アキコムレータを除【ブば、 フィードバック的に接続されている回路が無いから高サンプリング速度の動作に は望ましい。これによってＬＯ回路の残り（特に乗暉器４２６と４２８で、これ は速度の主な隘路になっている）をパイプラインにして非常な高速動作を達成す ることができる。パイプライン構成は、当業者には良く理解できるとあり、乗算 器白身の中のような一定の臨界点にラッチを導入することがら成っている。した がって、回数分解ＲＯＭ　ＬＯは所定周波８２を示′？ｆ離散的時間ディジタル 直角信号を出ノノツるものと記すことができる。

本発明の装置と組合せて使用するのに好適なディジタル加算器は幾つかの７４Ｌ ３１８１型４ビツト演綽論理ユニツト装置を並列に接続して構成された形式のも のである。

これらの装置はアリシナ州８５０３６、フェニックス、私囚箱２０９２、モトロ ーラ社から入手できる「モ１−〇−ラ・ショットキＴＴＬデータブック」と題１ ゛るデータ・マニアルに示され説明されている。ＲＯＭ４１８．４１６および４ １４は、カリフォルニア州９４０８８、→ノニーベール、イースト・アーギュズ ・アベニュー８１１、私び１箱３４０９、シダネティクス・コーポレーションか ら入手でき且つ「シグネティクス・バイポーラメモリ・データ・マニアルＪ　（ １９８４年）に記されている８２Ｌ３１８１のような既知のＲＯＭＢ置により形 成することができる。両乗鐸器４２６と１４２８とＩよ、たとえば、カリフ４ル ニア州９２０３Ｂ、ラホラ、私書箱２４７２、ティーアールグブリコ・インコー ホレーテッドのディーアールグブリュ電子部品グループが製造しているＭＰＹＯ Ｉ６Ｋにより実現することができる。

必要な粗値ＲＯＭの量は余弦および正弦波形の対称性を活用し、これによりフエ ーザ一単位円の第１の８分円（すなわち、最初の４５°）に存在する単位の大き ざのフェーザーの値だけを格納することによってさらに減らすことができる。当 業者は単位の大きさのフェーザーは３６０°を通じて回転する正弦あるいは余弦 の値を表わすことをＬ２めるで必ろう。正弦波形の対称的性格のため、単位円の 第１の８分円上の余弦および正弦の波形の値は他の８分円上の波形の値と同じで ある。ただし、符号が変り役割が逆になる（Ｔなわち、正弦が余弦になり、また その逆）ことがある。したがって、必要な唯一の桁値フエーザーは、どの８分円 に現在フエーザーが存在するかのインジケータがあり、現在の８分円にしたがっ て粗余弦ＲＯＭ４１６と粗正弦ＲＯＭ４１８との出力を否定しくすなわち符号を 変え）および／または交換する回路があれば、第１の８分円にあるものである。

８分円インジケータはＲＯＭアドレスの３つの２進ピツｌ〜を用いて容易に作る ことができる。たとえば、３つの最上位ビット（ＭＳＢ）を８分円（ｏｃｔａｎ ｅヲ示スノに使用することができ、残りのビットを桁値フエーザーのためＲＯＭ をアドレスするのに使用することができる。

第４ｂ図は本発明のディジタル発振器と適合する形式のディジタル・ディザ発生 器の例の概要図である。ディジタル・γイザ信号は幾つかの既知の擬似ランダム ・シーケンス発生技術のいずれかを用いて発生することができる。ある形式のデ ィザ、あるいは乱数発生器はＲＡＤＪＯＥＬＥＣＴＲＯＮＩＣ３ＡＮＤ　Ｃｆ） Ｍｌ（ｔＪＮｌｃＡＴＩＯＮｓ、　Ｖｏｌ、　２５．　Ｎｏ、　４．　ｐｐ。

８８〜９０．１９８２年のＧ、　１．　Ｄｏｎｏｖの論文「高速乱数発生器」に 示され説明されている。

今度は第４ｂ図を参照すると、本発明の実施例に有利に利用することができるフ ィードバック・シフ１〜レジスタ擬似ランダム・シーケンス発生器が回路図とし て示されている。第４ｂ図のシーケンス発生器はＬビットのディジタル・ディザ 信号を第４ａ図の２進加算器４１０に供給するのに使用される。ディザ発生器４ ．０８は、組続的に接続された複数のフリップフロップ４６４から４９９により 形成することができるＲビットのシフトレジスタ４６０を備えている。本発明の 好ましい実施例では、並列３ピツ１〜のディザ信号がそれぞれフリップフロップ ４７８．４９１、および４９９の出力でシフトレジスタから取出される。排他的 ＯＲゲート４６２への入力はフリップフロップ４６４．４９３．４９Ｂ、および ４９９の出力に結合されている。

排他的ＯＲゲート４６２の出力はフリップフロップ４６４の入力に結合されてい る。シフトレジスタは３ビツトの擬似ランタム・ディザ信号を発生するが、これ は第４ａ図の位相アキュムレータ４０６の出力に加えられる。本発明の実施例に おいて使用されているフリップフロップ４６４〜４９９および排他的ＯＲゲート ４６２ばかりでなく他の装置も幾つかの周知の論理装置のいずれかとすることが できる。ただし、高速度ＴＴＬは特に本発明の実施例に適応している。他の論理 ファミリーを使用する構成も当業者には明らかである。第４ｂ図のディザ発生器 は本発明のディジタル発振器と組合せて満足に動作するディジタル・ディザ発生 器の１形式の例として示しである。当業者には、ディジタル・ディザ発生器が、 切捨てから生ずる位相雑音を１ホワイト化」するため、その周期が少なくとも２ Ｎザンブルと長く、その確率畜度が一様であるＬビットの数の１疑似ランダム・ シーケンスを行うものであれば、他の多くのディジタル・ディザ発生器も有利に 利用できることが明らかである。

第３図に示したとおり、中間周波（ＩＦ）フィルタ部はＡＤ変換器から２０Ｍサ ンプル／秒の速さでデータを受信し、受信した信号をｄｃ（ゼロＩＦ周波数）と 混合し、受信した信号を低域ろ波して所要信号を抽出し、その信号を第１図のバ ックエンド１２０に（劇的に）低くなったたサンプリング速度で送出する。好ま しい実施例では、低域ろ波とサンプル速度の減少とは別個の動作ではなく、サン プリング速度は、不要信号（除去されない場合にはエイリアシングを起す可能性 がある〉がろ波されるにしたがい、フィルタ部間で徐々に低下する。入力サンプ リング速度（ここで記述する鈎型的な実施例ではｆ、−２０ＭＨｚ＞で動作する フィルタ部は最初の部分だけである。この速度で動作する他の回路は直角局部発 振器（ＬＯ）とミキサとだ【ノである。このように、ディジタル・ゼロＩＦｉ択 部の全体の動作速度の上限を設定するのはこの高速回路である。高速動作は本発 明のディジタル受信機にとっては、フロントエンド・サンプルホールドおよびＡ Ｄ変換器で発生する相互変調問題を最小にし、充分広帯域の信号を受信できるよ うにするのに非常に重要である。

第５ａ図は第３図の「高速」狭帯域低域フィルタ３０８と３１０とのブロック図 である。直角局部発振器３０２とミキサ３０４および３０６とは非フイードバツ ク回路（主としてＲＯＭおよび乗算器）であって、パイプラインまたは他の形式 の並列構成によってその速さを高めることができる。ただし、低域フィルタ部３ ０８．３１０は反復（無限インパルス応答）フィルタとして構成されているので 、パイプライン式にしてその速さを高めることはできない。

その速さは閉じた（フィードバック）径路の周りの最大遅れによって決まる。本 発明の低域フィルタを実施する場合、この径路には２例のディジタル加算器と１ 個のラッチとが含まれる。ＡＤサンプリング速度を制限し、したがって、ディジ タル受信はの全体的性能を制限する可能性かめるのはこの径路である。この非常 な高速を達成する際の問題のため、フィルタは２つの１０ＭＨｚＴＴＬフィルタ をはさみ込むことによりＲＵ　ｉ＋された。通常サンプリング速度をもっと低く することに関連するエイリアシングの問題は不要なフィルタ極の近くにゼロを追 加することにＪ二つて緩和される。

第５ａ図の「高速」低域部５４６は、第５ｂ図に示すように、２つの１／２速度 部と混合フィルタとに分解される。

この修正によりディジタルＩＦ部が、そうしない場合に可能な速さの２倍で動作 することができ、本発明のディジタル受信前の性能を改善できる可能性を生づ° る。本発明の「分解式」フィルタを第３図および第５図と関連して示す。

その他のフィルタ分解技法は、たとえばＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳ　Ｏ Ｎ　ＡＣＯｔｌＳＴＩＣ３，５ＰＥＥＣＨ，Ａｔ嗜Ｄ　５ＩＧＮＡＬＰＲＯＣＥ ＳＳｒＮＧ、　Ｖｏｌ、　ＡＳＳＰ−２４，Ｎｏ、２．１９７６年４月ノエム・ ベランガ、ジー・ボナロットおよびエム・コウドリコースの論文「多相回路網に よるディジタルろ波：サンプル速度変更とフィルタバンクへの応用」に説明され ている。

混合フィルタ５５４は非反復フィルタで必る。この＞Ｊ？合フィルタは、第８図 にさらに詳細に示しであるが、分解により導入される極を解消づるのにｆ、／２ 　（ｚ＝−１）で２つのゼロを使用している。このようなフィルタは加算器とラ ッチとだけで（ずなわら、乗算器なしで）構成プることができ、したがって追加 するハードウェアは最小限で済む。

分解にはハードウェアを追加する必要があるが、２つの１／２速度回路が必要と する電力は単一の全速回路と同じである（混合フィルタの追加電力を熟視して） から、名目上消費電ツノが増えるに過ぎない（ＣＭ　ＯＳ　ｍ成の場合〉。

第６図はｖｉ種の大きさで描いて分解プロセスを詳細に示したものである。特に 、第６ａ図１よ、入カザンプリング速度ｆ、が２０　Ｍ　ＨＺの場合に、第１の ２極部の元の構成形の応答を示したものである。第６ｂ図は２つの１０ＭＨｚの 部分から生ずる「分解」特性を・示してＪ３す、第６ｃ図は続り「混合」フィル タの応答を示している。最後に、第６ｄ図は第６ｂ図と第６Ｃ図との複合（Ｖな わら、カスケード）を示してあり、これは１０Ｍｔ−（ｚにある「ノツチ」（こ れはｆ、／２にある２つのゼロから生じ、近くにある２つの極を相殺する）を除 いては、事実」−第６ａ図と区別することができない。

分解フィルタは次のように表わすことかでさる。

２Ｎ。

ｙ（ｎ）＝Σｙ（ｎ−ｉ）ｈｄ（ｉ）　十Ｘ　（ｎ）ｉ・１ ここでＸとｙとはそれぞれ複’ｈ１２のフィルタ入力と出力とである（すなわち 、これらには実数部と虚数部とがある）。

また、ｈｄは分解フィルタの多項式係数で市り、ＮＤ＝２は元の全速フィルタの 次数である。２０ＭＨ２の分解フィルタはｚ−２（次の節に示すように）の項で 表わすことができるから、１０ＭＨ２の回路を用いて実現することができる。こ の回路では ｈｄ（ｉ）＝ｈｈ（＋／２）、　ｉ偶数Ｏｉ奇数 ここでｈｈは元の高速係数である。

次にデシメーティング（１０分の１を取る）フィルタは次のように表わずことが できる。

２Ｎ。

ｙ　（ｎ）−Σ￥（ｎ−ｉ）　ｈｈ（ｉ／２）　＋ｘ（ｎ）ｉ＝２ ステップ２ 変数ｉを２」に変えるとこの和は次のように簡単になる。

ｙ（ｎ）＝Σｙ（ｎ−２ｊ）ｈｉ　（ｊ）　十Ｘ（ｎ）ｊ・１ この公式から、デシメーティング・フィルタの入力Ｘと出力ｙとは第５ａ図に示 すように、２つの流れに分解することができる。

ｘ’Ｖ’　（ｍ）＝ｘ　（２ｍ＋ｙ） Ｖ（ｙ）（ｍ）＝’！　（２ｍ＋ｙ） ただし ｙ＝ｍｏｄ　（ｎ、２＞？／）Ｏ（０，１）上のデシメーティング・フィルタの 総和でｎに２ｍ＋１を代入すると Ｄ Ｖ（ｎ）　＝ＵＶ（２ｍ−２ｊ＋１）　ｈｈ　（１＋ｘ（２ｍ＋ｙ）ｊ・１ が得られる。

最後に、２つの分解デシメーティング、フィルタ（ｙ＝０．１）は次のように表 わすことができる。

ｊ・１ 所要フィルタは極ｚ＝ｚ、を備えていると仮定すると、対応するフィルタ特性は 次のように表わすことかできる。

この極が１８０″離れて「繰返される」場合には、次の特性が得られる。

で示したように）それぞれが、、、Ｚ２．＝ｚ　２を（ｌＷｉえている２つの１ ／２速度フィルタに分解することができる。

本発明のディジタル・ゼロＩＦＪ択部構成の低域フィルタ部は次の形式を用いて 実現されるが、これは係数ａおよびｂの項で書かれる。ここでｂ＝ｃａでおる。

とした場合の（※の組ｚ、Ｚ、”について係数は ａ＠２ｄ ｂ＝ｄ２−＋−ｑ２ である。

であるから１／２速度フィルタの係数は全速の場合の類似により全速の場合の係 数の項でめることができる。

この設計を第５ｂ図に示す。２次ＩＩＲフィルタはＩＥＥＥＴＲＡＮＳＡＣＴＩ ＯＮＳ　ＯＮ　ＣＩＲＣＵＩＴＳ　ＡＮＤ　５ＹＳＴＥＨ３，Ｖｏｌ、ＣＡＳ− ２７゜Ｎ０１１２．１９７５年１２月のＡｇａｒｗａｌ、　Ａ、　Ｃ，、Ｂｕｒ ｒｕｓ　Ｃ，Ｓ、の論文「非常に低感度且つ雑音が丸められた新しい反復ディジ タル・フィルタ構造」に説明されている。ＡｇａｒＷａｌ　とＢｕｒｒｕｓが提 案したフィルタ構造Ｈは本発明の目的ですべてのフィードバックループの周りで 遅れが最小になるように修正された。本発明のフィルタｌ１ｒ４造を第７図に示 す。

ディジタル・フィルタ構造は全て基本的には同じ３つの構成要素から作り上げら れている。すなわら、加算器、乗算器、および遅れ回路（一般にラッチまたはＲ ＡＭ）である。ディジタル・フィルタの性能に影響する因子は全てフィルタの各 種パラメータは量子化されている、すなわち、それらはアナログ・フィルタで利 用できる無限精度ではなく有限精度を備えているという事実と関係している。デ ィジタル・フィルタの有限精度は基本的にはディジタル・フィルタの構成により 制御しなければならない３つの大きな性能効果を生ずる。

係数の切捨て丸めはこれら効果の１つである。ディジタル・フィルタに現われる 常数値係数はその周波数応答を決める。これら係数を有限数のビットでディジタ ル的に表わすことができるように丸めるとフィルタの応答が永久的に予測可能に 変化する。これはアナログ・フィルタでＲＬＣの値を変えることと類似している 。ただし、ディジタル・フィルタはアナログ・フィルタの場合のように温度変動 という損害を受けることはない。一般に、フィルタのＱが高くなれば（すなわち 、サンプリング速度に比べて帯域幅が狭くなれば）、特別な構造を採用しないか ぎり、係数の丸めによって周波数応答が一層ゆがめられる。フィルタ構造を賢明 に選択することは、ＩＦフィルタは一般に極端に帯域が狭い、すなわちＱの高い フィルタであるという事実に照らして、重要な事柄で必る。

丸められた雑音はディジタル・フィルタで制御しなければならないもう１つの性 能特性である。ディジタル・フィルタに入るデータは有限のビット数に丸められ ており、はとんど必ずフィルタ内のある点でざらに丸めを実行しなければなない 。このような丸めの操作からディジタル・フィルタ内に誤差信号すなわち雑音信 号が発生ずる。たとえば、フィルタで使用するディジタル・ワードの長さが１６ ビツトであり、係数が１０ビツトで表わされているとすれば、各乗算演算によっ て２５ビツトの積が生じ、これを結果がメモリに戻される前に１６ビツトに丸め なければならない。

ディジタル・フィルタで制御しなければならない最後の大きな効果はオーバフロ ーのレベルである。データ・サンプルは有限のビット数で表わされるという事実 はフィルタ内の各ノードに関して最大許容絶対値が存在するが、これは、超過し た場合、オーバフローの現象（２の補数２進演算を利用する場合には一般にラッ プアラウンド）を生ずることを意味する。この最大許容データ値は、先に述へた 丸め雑音のレベルと結合して、フィルタのダイナミックレンジを決定する。

ディジタル・フィルタを構成するには幾つかの従来の構造を利用することができ る。率直な設計法は１次および２次の直接形フィルタの部分を所定のフィルタ次 数になるまて縦続接続することである。この方法の長所はその簡瀕さ、規則正し さ、および実際のフィルタδΩ３１の容易なことである。ただし、従来の方法は 、はとんどが狭帯域フィルタを実現するには高精度のくたとえば１６ビツトの） フィルタ係数表現が必要であるという事実から生ずる多くの欠点がある。このた めフィルタ部のフィードバック径路に高度に複雑な乗算（たとえば１６・２０ビ ツト）が必要でおる。

乗算はフィルタの動作にきびしい速度と時間との制限を課す。さらに、速度論理 回路に普通に使用されるパイプライン構成はフィードバックループに利用するこ とができない。

最後に、高精度、高速乗算器は莫大な量の電力を消費する。

今度は第７図を参照すると、ディジタル低域フィルタ部７００がブロック図の形 で描かれている。ＤＺＩＳＳに採用されているフィルタは、帯域幅が狭く且つ、 高速、ディジタル・フィルタに関するパラメータ母子化の前ｊホの悪効果に感度 が低くなるように最適化された反復フィルタ（すなわち、出力信号がフィルタ構 造の重要な点でフィードバックされ、スケールされ、加算される）である。第７ 図の２次狭帯域低域無限インパルス応答（Ｉ　ＩＲ）フィルタは第５ｂ図の分解 「高速」低域フィルタに使用され、ＡＤ変換器の速さで動作する。この高速動作 を達成するには分解が役立つが、ハードウェアを追加する必要がある。すなわち 、２次ＩＩＲ部分を１つのかわりに２つとし、その他の場合には不要な２次ＦＩ Ｒ部を追加しなければならない。

ディジタル低域フィルタ７００は第５ｂ図の機能ブロック５５０および５５２で 描いた機能を行う。ディジタル低域フィルタ７００は４個のディジタル加算器（ ２の補数）７０４．７０８．７１２、および７１６．２個のディジタル遅れすな わちラッチ７１０と７１８、および２個の２進シフタ７０６と７１４から構成さ れている。ディジタル直角層部発振器４０Ｑの説明で先に記したように、第３図 に示した低域フィルタ３０８．３１０および３１２、および３１３の個々の結線 は複数ビットのディジタルワードであって、１本の電線ではない。

ディジタル・フィルタ７００への入力信号はディジタル加算器７０４の相反転入 カフ０２に加えられる。ディジタル加算器７０４への第２の反転入力はディジタ ル遅れ７１８から取られ、フィルタ回路の出カフ２０からフィードバックされる 。ディジタル加算器７０４から得られる差（２の補数）は次にゲイン要素７０６ の入力に加えられる。

ゲイン要素７０６はシフトした第１の和信号をディジタル加算器７０Ｂの１つの 入力として与える。

ビットシフタ７０６はディジタル加算器７０４から出ツクされたデータワードの 全てのビットをＮ。ビットだ（プ右に（すなわち、最下位ビットの方へ）シフト し、２−１４Ｃに等しい係数Ｃを乗算する。このビットシフトは、データ線をデ ィジタル加算器７０４から加算器７０８まで適切に径路を定めることにより実現 される。このようにして、ディジタル・フィルタ部７００の高速動作が容易にな る。というのは従来の乗算回路で実現される係数乗算に存在するように、ビット シフタ７０６に関連して時間遅れが存在しないからである。

ディジタル加算器７０８はシフトされた第１の和信号に遅れ７１０に保持されて いるディジタル加算器７０８の最後の出力を加算する。ざらに、ディジタル加算 器７０８の最後のずなわら前の出力がディジタル加算器７１２に加えられる。デ ィジタル加算器７１２への第２の反転入力はディジタル遅れ７１８から取られる が、これは前述のように、ディジタル・フィルタの出カフ２０から取られる。デ ィジタル加算器７１２の結果はディジタル加算器７１６と結合しているビットシ フタ７１４に加えられる。ビットシフタ７１４はディジタル加算器７１２から出 力されるデータワードのすべてのビットを右にＮ８ピツ１へた（プシフトし、２ 　’ａに等（〕い係ネ２ａを乗する。ビットシフタ７１４は時間遅れを受けない のでやはり高速動作を容易にする。それぞれビットシフタ７０６と７１４とに関 連するパラメータＮ　どＮａとはディジタル・フィルタ部７００の周波放恣答を 制御し、前の分析で示したように、目的とする用途に適切な応答を発生づるよう に選定することかできる。ディジタル加算器７１６は第２のシフトされた和信号 を遅れ７１８に保持されている７１６の前の出力に加える。遅れ７１８の出力は ディジタル低域フィルタ部７００の出力でもあり、先に加算回路７０４の入力に 加えられた入力信号７０２の帯域制限された表現を表わしている。

第８図は第５ｂ図の分解高速低域フィルタに使用される、サンプリング速度の１ ／２にノツチを有する２次混合有限インパルス応答（ＦＩＲ）フィルタのブロッ ク図でおる。

フィルタ８００への入力８０２は第５ｂ図に示すように、フィルタ７００の出カ フ２０に結合されている。第８図によれば、ディジタル・フィルタ８００はそれ ぞれディジタル遅れ８１０と８１４、およびディジタル加算器８１２と８１６に 結合しているディジタルシフタ８０４．８０６、および８０８を具備している。

ディジタルシフタ８０４．８０６、および８０８はそれぞれゲイン１／′４．１ ／２、および１／４を使用１ノで、単位円上、サンプリング周波数の１／２の所 に２つのゼロを有するフィルタを実現している。これらディジタル・フィルタは 入力８０２をそれぞれ２．１、および２ビツトだけ右にシフトする。このような 「ヒツト・シフト」は電線接続を適切な径路を通すことにより実現できるから、 これらゲイン動作は実際時間を消費せず、実際のハードウェアを必要としない。

第１の部分和はゲイン要素８０６のスケールされた出力を第１の入力として、遅 れ要素８１０から得られるゲイン要素８０４の前の、すなわち最後の、スケール された出力を、第２の入力として使用して加算器８１２で形成される。同様に、 出力８１８はゲイン要素８０８のスケールされた出力を第１の入力どして、遅れ 要素８１４から１■られる加算器８１２の前の、すなわち最後の第１の部分和を 第２の入力として使用して加算器８１６で形成される第２の部分和として得られ る。このフィルタの伝達関数は次のように記くことがで出力を計算するには、こ のＦＩＲフィルタは、ＩＩＲ部分での２つの加算と１つのラッチ操作と比較して 、１つの加算と１つのラッチ操作とを行うだけでよいので、ＦＩＲ混合フィルタ は完全入力サンプリング速度（２０ＭＨ２）で容易に動作する。別の設計では加 算器を別の制御回路を使用してもっと低いサンプリング速度で動作させることが 　□できる。これによりＦＩＲフィルタを、フィルタ動作にデシメーションを組 合わせることによって、もつとゆっくりした速さで動作させることかできる。ず なわら、低いサンプリング速度で動作する後続フィルタ部により必要とされる出 力だけを計算することができる。ＣＭ　ＯＳ　６ｍ成では、消費電力は動作速度 か低くなると一般的に少なくなる。したがって、ＦＩＲ混合フィルタの消費電力 はめる制御回路の経費で減らすことができる。

第３図の「高速」フィルタ３０８と３１０および「低速」低域フィルタ３１２と ３１３の間で、サンプリング速度の減少すなわちデシメーションを行うのが望ま しい。当業者には周知のとあり、可能なサンプリング速度の減少の程度は「高速 」低域フィルタが行う減衰の量によって決まる。

たとえば、２０　Ｍ　ＨＺの入力サンプリング速度を利用し、「高速」フィルタ を下の第３表に掲げた係数を有する分解フィルタとして偶成すれば、２ＭＨ７の 出力サンプリング速度を使用することかでき、「高速」フィルタによって１００ Ｄｂを超すエイリアシング保護を行うことができる。

「低速］低域フィルタ３１２と３１３とは２極フィルタ部の数段により実現する ことができる。たとえば、３段の場合には、それぞれが第９ａ、９ｂ、および９ Ｃ図の構造を有し、第３表に掲げた係数を使用する。ここで低速１、低速２、お よび低速３はそれぞれ第９ａ、９ｂ、および９Ｃ図に対応する。こうしてサンプ リング速度を２　Ｍ　Ｈｚから８０　ｋ　Ｈｚに減らすことができる。

代りのハードウェア節約設定は同相サンプルおよび直角サンプルのサンプル流れ を挿入すること、および３段階の時分割多重ろ波を使用することを取入れている 。これには非多重設計の場合に動作する速さの２侶の速さで動作するフィルタが 必要であるが、サンプリング速度は高速フィルタより１０倍低くなるので、この 多重フィルタもやはり第１６波段の１１５の速さで動作することになる。

第９ａ図は「低速」低域フィルタの時分割多重形式に使用される第１の時分割多 重２次低域ＩＩＲろ波設のブロック図である。第９ａ図から第９Ｃ図までは第７ 図に描いたものと同様のフィルタ構造の時分割多重形式を示す。第７図の構造と 第９図の多重形式との主な差違は遅れ要素の長さが２倍になっていることで必る 。したがって単一ラッチのハードウェアで実施したｚ−１要素を使用する代りに 、直列に構成された２つのラッチとして実現されるｚ−２要素を使用する。この 構造の効果はフィルタが各サンプルを交互に同相サンプル処理および直角ザンプ ル処理することである。以下の説明で、第９図の動作を詳細に説明する。ディジ タル・フィルタ９００ａで処理した後、信号は第２６波段９００ｂに次いで９０ ０Ｇで示した第３６波段に結合される。ディジタル・フィルタ９００ａ、９００ ｂＳおよび９００ｃの全体のフィルタ構造は同一であり、したがってディジタル ・フィルタ９００ａだ（プを詳細に説明する。

ただし、ディジタル・フィルタ９００ａ、９００ｂ、および９００Ｃのデータ径 路とフィルタ応答とは、それぞれ第９ａ、９ｂ、および９Ｃ図と第３表とに示し たように、わずかに異なっている。

ディジタル低域フィルタ９００ａは４個のディジタル加算器（２の補ａ）９０４ ａ、９０８ａ、９１２ａ、および９１６ａ、９１０ａと９１８ａと（こ２つずつ の４（固のディジタル・ラッチ、および２（固の２進シフタ９０６ａと９１４ａ から構成されている。ディジタル・フィルタ９００ａへの入力信号はディジタル 加算器９０４ａの非反転入力９０２ａに加えられる。ディジタル加専器９０４　 ａへの第２の反転入力はディジタル・ラッチ対９１８ａから取られ、フィルタ回 路の出力９２０ａからフィードバックされる。ディジタル加算器９０４ａから得 られた差（２の補数）は次に、ディジタル加算器９０８ａの１つの入力としてシ フトされた第１の和信号を与えるピッ１〜シフタ９０６ａの入力に加えられる。

ビットシフタ９０６ａはディジタル加算器９０４ａから出力されたデータワード のすべてのビットをＮ。ビットだけ右に（′ｇなわち、最下位ビットの方に）シ フトし、２　’ｃに等しい係数を乗する。ビットシフトはディジタル加算器９０ ４ａから加算器９０８ａへデータ線を適切に引回して実施することができる。こ のようにして、ディジタル・フィルタ部９００ａの高速動作が容易に行われる。

それは従来の乗算回路で実施する係数乗算に存在するような時間遅れかごットシ フタ９０６ａに関しては存在しないからである。

ディジタル加算器９０８ａはシフトされた第１の和信号にディジタル加算器９０ ８ａの出力をラッチ対９１０ａに保持して２ザンプル時間過ぎてから加える。ざ らに、ラッチ９１０ａに保持されているディジタル加算器９０８ａの出力はディ ジタル加算器９１２ａに加えられる。ディジタル加算器９１２ａへの第２の反転 入力はラッチ対９１８ａから取られるが、これは、前述のように、ディジタル・ フィルタの出力９２０ａから取られる。ディジタル加算器９１２ａの結果はディ ジタル加算器９１２ａに結合されているビットシフタ９１４ａに加えられる。ビ ットシフタ９１４ａはディジタル加算器９１２ａから出力されたデー間遅れが生 じないのでやはり高速動作を助長する。ピントシフタ９０６ａと９１４ａにそれ ぞれ関連するパラメータＮｏとＮａとはディジタル・フィルタ部９００ａの周波 数応答を制御するが、目的とする用途に適切な応答を生ずるように選定すること ができる。ディジタル加算器９１６ａは第２のシフトされた和信号を遅れ９］８ ａに保持されている９１６ａの前の出力に加える。遅れ９１８ａの出力はディジ タル低域フィルタ部９００ａの出力でもあり、先に加算回路９０４ａの入力に加 えられた入力信号９０２ａの帯域制限された形を表わしている。

当業者には、たとえば（全体で〉４個の低減フィルタ部の各々の間でもっとゆっ くりしたサンプル速度の低減を行うことができることが明らかであろう。サンプ ル速度をゆっくり低減すると出ノノザンプリング速度に対する入力サンプリング 速度の比を確定する際にはるかに融通性が得られるという点でかなりな利点が生 ずる。これによって出力すンプリング速度を制約する△Ｄサンプリング速度をほ とんど任意に所定のプレセレクタ通過帯域に合うように設定することができる。

第３のくそして最後の）「低速」低域フィルタ部の出力で、より高い周波数のチ ャンネルに充分な減衰が加えられているので、２ＭＨ２から８０ｋＨｚ／＼のデ シメーションにより生ずるエイリアシングはほぼゼロ周波数に中心かある所望の 帯域に干渉することはない。

第１図の高速選択部１１４によるフィルタ処理とデシメーションの後、回復した ディジタル信号は直角成分を備えた受信ディジタル信号を有している。受信ディ ジタル信号の直角特性のため元のＲＦ信号に存在する位相情報は一連の処理を通 じて確実に保存される。受信直角ディジタル信号は第１図のディジタル受信機バ ックエンド１２０に結合される。このディジタル受信はバックエンド（よ、前述 のように、プログラム可能な汎用ディジタル信号処理１．Ｃ。

て都合よく構成されている。無線機バックエンド１２０は回復データまたはオー ディオ信号を発生するのに使用されるディジタル・ベースバンド信号を発生する のに必要な処理をさらに行う。その他に無線はバックエンド１２０は回復信号の Ｒ終復調前ろ波ど復調後処理とを行う。第１０図および第１１図はディジタル信 ＠処理１．Ｃ，に関連して最終復調前選択を行うのに好適なディジタル・フィル タ構造の詳細を示している。第１２図は本発明の教示によるＦＭ信号の復調に好 適な１つの技法の詳細を示している。

第１０図はサンプリング速度を８０ｋＨ７から４０ｋＨ７にざらに下げることが できるようにさらに減衰を加え、しかも所定帯域に無視し得るほどのエイリアシ ング歪しか生じない５次非反復フィルタ１０００を示す。このフィルタは４０ｋ Ｈｚ　（複素サンプル）という比較的低い出力サンプリング速度で動作づるので 、汎用ディジタル信号処理装置で構成することができる。このような処理装置は 典型的にパイプライン式乗算演算１００４．１０１０．１０１６．１０２６．１ ０３０．１０３６、および累算演算１００６．１０１２．１０２０．１０２４、 および１０３２によく適しているので、「直接形」フィルタ構造を選定した。

第１１図は４個の１かと４個のゼロ点とを有づる直接形フィルタ構造１１００を 示す。この構造は複合受信機フィルタの通過帯域応答を平滑にするのに使用され 、汎用ディジタル信号処理装置による一連の乗算演算１１０４．１１１２．１１ １８．１１２０，１１２６．１１３２．１１４０．１１４６、および１１５０、 累算演算１１０６．１１１４．１１１６．１１１２．１１０８．１１３０゜１１ ３６、および１１４４で構成づることができる。単精度（典型的には１６ビツ１ 〜・ワード長）演算は移動無線の用途に対してタイナミックレンジが充分てない から、ＤＳＰ構成による倍精度演算を使用することが必要である。当業者にはバ ックエンドＤＳＰに異なるフィルタ係数を選択してＲ終選択部の帯域幅を種々に プログラムすることができることが明らかであろう。また、異なるダウンサンプ リング速度を使用して、あるいは乗算器無し低域フィルタ部に異なる配線式ゲイ ン要素（たとえば、二者択一セレクタによる〉を使用して種々の選択帯域幅を得 ることができる。

第１２図は本弁明のディジタル無線機構造に適合するディジタルＦＭ復調器の図 である。実際に、ディジタル復調は、とりわけ、ディジタル信号処理装置が行う １つの任務である。第１２図によれば、リミッタ部１２０２は同相チャンネル逆 計算発生器１２１０を伴うスケーリング段１２０４とプロダクト乗算器１２１２ とを有している。プロダクト乗算器ではスケールされ回転された同相（ビ　）成 分の逆数がスケールされ回転された信号ベタ１〜ル・サンプルの位相角の圧切の 値に等しい項を発生するスケールされ回転された位相はずれ（Ｑ′　）成分と掛 は合わされる。

ディジタル乗算器１２１２は存在する可能性のある入力信号ベクトルの（、翳幅 変動を理想的に制限するように動作する。

ディジタル乗算器１２１２から送られる項は回転されスケールされた信号ベクト ル・サンプルの圧切を表わしている。

この項はその出力か回転されスケールされた信号ベクトルの位相角に等しい逆圧 切発生段１２１４で処理される。この量はディジタル加算器１２１４により粗位 相アキュムレータ１２０６からの粗位相値出力に加えられるとき入力信号ベクト ル・サンプルの全位相角を表わ覆゛。ディジタル加算器１２１８の出力で発生１ −る、現存の信号ベクトル・サンプルとディジタル遅れ１２１０で発生する遅れ 出力との差信号は出力復調メツセージの１サンプルを表わす。

第１３ａ図から第１３Ｃ図までは本発明に関連したフエーザーの原理の詳細を示 す図である。さて第１３ａ図を参照すると、スケーラ−１２０４の椴能は大きさ が変動する入力信号ベクトルの振幅を図示の陰線を施した部分にスケールするこ とで必る。粗位相アキュムレータ１２０６は信号ベクトルの粗位相角φ１、をめ 、逆圧切発生段１２１２し の出力は、第１３ｂ図に示すように、信号ベクトルの精位相φｆに等しい。この 信号ベクトルφｆはベクトル回転により−π／４≦φｆ≦十π／４の範囲（第１ ３ｂ図の陰線の範囲）に押し込められる。ディジタル加算器１２１４の出力で発 生したこれら２つの量の和は入力信号ベクトル・サンプルの全位相角φ（ｎ）を 表わす。ディジタル加算器１２１８が発生する、第１３Ｃ図に示す、現在の位相 サンプルφ（ｎ）とディジタル遅れ１２２０が発生する位相サンプルφ（ｎ−１ ）との差分値Δ（φ（ｎ））は復調出力メツセージの１つのサンプルを表わす。

復調出力メツセージを表わすサンプルの流れは、Ｆｌ波に続いて一般的に行われ るように、低域ろ波してメツセージ帯域外の雑音を除去フ“ることができる。

当業者には上の図で説明したディジタル復調器は個別のハードウェアのディジタ ル乗算器、加算器、レジスタなどを用いて実施することができることが明らかで おろう。本発明のディジタル復調器はディジタル信号処理装置として知られてい るクラスの装置を用いて実現するのに持に適している。本発明はマサチュセッツ 州０１７６０、ナティック、ナティック・エグゼクティブ・パーク１、ＮＥＣＥ ｌｅｃｔｒｏｎｉｃｓ　Ｕ、Ｓ、Ａ、社から入手できるＮＥＣ０７７２０、また はテキザス州７５２２６５、クラス、私占箱２２５０１２、テキサス・インスツ ルメンツ社から入手できる丁ＭＳ３２０１０のような多様な周知のディジタル信 号処理装置を用いて満足に実施覆゛ることかできる。ディジタル信号処理装置は 一般にハードウェアの高速ディジタル乗算器の他に所定のアルゴリズムにしたが ってディジタルのデータ流れを処理する能力を（りｈえている。

第１４ａ図および第１４ｂ図はディジタル信号処理装置を用いて溝底した本発明 の背景処理の詳細を示７ｊ流れ図である。本発明の詳細な説明において、同相お よび位相ずれの信号ベクトル回転を今後はそれぞれ成分ＩおよびＱと呼／、Ｅ； ことにする。本発明のアルゴリズムは１４０２で始まるが、ここでディジタル信 号処理装置に判断１４０４を実行させてＩ成分の符号を決める。判断１４０４の 結果に基き、Ｑ成分の符号が判断１４０６と１４４８とで決められる。次に、■ 成分とＱ成分との差がそれぞれＱ−Ｉ、Ｉ−Ｑ、Ｑ−１，およびＱ十Ｉの値から 成る数値を発生する項番１４１０，１４０８．１４７２、および１４５０により められる。それぞれの結果の符号はそれぞれ判断１４３０．１４１２．１４７４ 、および１４５２で決められる。これらの判断の結果に基いて、より大きな絶対 値を有する成分（■またはＱ）が知られ、信号ベクトルが存在する８分円（ｏｃ ｔａｎｔ、すなわち、π／４の倍数）も知られる。この値は、Ｏより小ざりれば 、それぞれ項番１４２ｏ、１４８６．１４７６、および１４６２で補数化される 。■チャンネルまたはＱチャンネルの最大絶対値を表わす値はそれぞれ項番１４ ４２．１４３２．１４２２．１４１４．１４８８．１４７８．１４６６、または １４５４によりプログラムスタックに押し込まれ、今後数ｆｆｉｓＭＡＸと称す る。￥ｉ量ＳＭＡＸはそれぞれ項番１４４４．１４３４．１４２４．１４１６． １４９Ｑ、１４８０．１４６６、または１４５６によりスケール・サブルーチン を呼出し、入力信号ベクトル・サンプルに加えるスケーリングの正しい量を決定 覆゛るのに使用される。スケール・サブルーチンは正しくスケールされた信号ベ タ１ヘル成分■およびＱを戻す。

次に、信号ベクトルの８分円位置に塞ぎ、粗位相値がそれぞれ項１１４４６．１ ４３６．１４２６．１４１８．１４９２．１４８２．１４６８、または１４６０ により一時格納ロケーションに格納される。

この値は−π≦φ（Ｃ）≦πの範囲にわたり常にπ／２ラジアンの倍数になる。

次に信号ベクトルはそれぞれ項番１４４．０，１４２８．１４９２．１４８４． １４７０．または１４６０により保存されていた粗位相値の負（市だけ幾何学的 に回転される。結果として得られるスケールされ回転された信号成分を今後はＩ ′およびＱ′信号ベクトル成分と呼ぶ。このベクトル回転の効果は信号ベクトル を回転した信号ベクトル成分ビおよびＱ′が−π／４≦Ｏｆ≦π／４の範囲に位 相角を有する複合ベクトルを生ずるように回転させることである。

第１５ａ図と第１５ｂ図とは上の第１４ａ図と関連して説明したスケール・サブ ルーチンの動作の流れ図である。

スケール・サブルーチン１５００はＳ　Ｍ　Ａ　Ｘの値を調べて信号ベクトル成 分ＩおよびＱに加えるスケーリングの正しい但をめる。このサブルーチンの動作 は信号ベクトル成分を表わすのに使用する分解能あるいはビット数によって変る 。スケール・サブルーチンの動作を信号ベクトル成分を表わすのに長ざ３２ピツ ｌ〜のワードを使用する場合について説明することにする。１５０２でスケール ・ザブルーチンに入ると、数＝　ｓ　ＭＡ　Ｘの最上位ワード（ＭＳＷ）が判断 １５０４によりＯと比較される。Ｓ　Ｍ　Ａ　ＸのＭ　Ｓ　ＷがＯより大きけれ ば、ＳＭＡＸの最下位ワード（ＩｓＷ）を捨て、Ｍ　Ｓ　Ｗを項番１５０６によ りスケーリングしぎい値と比較する。Ｓ　Ｍ　Ａ　ＸのＭＳＷがＯに等しいこと がわかれば、Ｍ　Ｓ　Ｗを捨て、ＬＳＷを項番１５２８でスケーリングしきい値 と比較する。それぞれ項番１５０６および１５２８から発生する比較の結果はそ れぞれ１′す断１５０８および１５３０によりＯに対して試験され、結果が○よ り大きいことがわかれば、信号ベクトル成分のスケーリングは必要でなく、サブ ルーチンは項番１５５０を通ってルーチンがサブルーチン１５００ｆ：作動させ た点に出る。ＳＭＡＸが保持しているワード（すなわち、Ｍ　Ｓ　ＷまたはＬＳ Ｗ）がしきい値より小さければ、そのワードはそれぞれ判断１５１０．および１ ５３２によりその絶対値が２５５より大きいか試験され確認される。これはＳＭ ＡＸの保持ワードの上位８ビツトが０以上であるかを確認することと同等である 。この試験の結果が真（すなわち、Ｓ　Ｍ　Ａ　ＸのＭＳＷまたはＬ　Ｓ　Ｗが ２５５より大きい）でおれば、保持ワードはそれぞれ１５１４または１５３６に より２５６で割られる。これはＳＭＡＸの保持ワードの上位８ビツトをこのワー ドの下位８ビツトにシフトする効果を有している。

判断１５１０または１５３２の結果が保持ワードが２５５より小さいことを示せ ば、割り算は行われない。この数量は今度はＲＯＭデータ表に格納されている値 を選択するため、項番１５１６．１５１２．１５３８、または１５３４によりア ドレス・オフセットとして使用され、スケーリング係数は項番１５２０．１５４ ０によりＲＯＭから検索される。この係数は、前の判断１５１０または１５３２ により、この信号ベクトル成分をスケールするのに必要な正しい値に調節される 。最後に信号ベクトル成分は項番１５２２と１５２４、または１５４２と１５４ ６により復調器内部で加えられる近似で使用するように正しい範囲にスケールさ れ、ルーチンは項番１５２６または１５４８を通して呼出Ｌノ手Ｉ頃に出で戻る 。

今度は第１６ａ図を参照して、■′ベクトル成分の逆数をめる。この処理１よ関 数ｆ（Ｘ）＝１／ｘに６次のチェビシェフ多項式近似を実施して行う。

この関数を近似刃−る多項式は次のとありておる。

ｆ　（Ｘ）　＝　（１／Ｘ）〜 （［［［［［Ｃ７（Ｘ−１）・Ｃ６］　（ｘ−１）＋Ｃ５］（ｘ−１）４Ｃ４］ （ｘ−１）＋Ｃ３］（Ｘ−１）＋Ｃ２］（Ｘ−１）→Ｃ１）ただしＸ−ビ で゛あり、ｃｉ＝＋１．ｏｏｏｏｏ、　Ｃ２＝−１，００２７，Ｃ３＝＋１．０ ０２７８゜Ｃ４＝−０，９１３９２，Ｃ５＝＋０．９１３９２．　Ｃ６＝−１， ６２４７５゜本発明の原理によれば、Ｑ′成分は項番１６０４によりプログラム スタック格納領域に押込まれ、数仔（Ｉ′−１）は項番１６０６により計算され るが、この数量を今後数組ＡＲＧと呼ぶ。係数Ｃ７は項番１６０８でデータＲＯ Ｍから取り出され、項番１６１０でＡＲＧと掛は合わされて数量下ＭＰを作る。

層数Ｃ６は項番１６１２でデータＲＯＭからフェッチされ、項番１６１４でＴＭ Ｐに加えられてＴＭＰの新しい値を生ずる。このパターンは項番１６１６から１ ６４４によりＱ′成分が項番１６４８でプログラムスタック記憶装置から取り出 され、項番１６５０でＴ　Ｍ　Ｐと掛は合わされて数量ｔａｎφｆ＝Ｑ’　／Ｉ ’　に対する近似を生ずるまで順次繰返される。

項番１６５０で１１１られた数子の逆圧切を今度はめる。

この処理は関数 に対して５次のチェビシェフ多項式近似を実施して行われる。

この関数を近似する多項式は次のとおりである。

↑ａｎ’（ｘ）〜 ｘ（［［［［Ｃ６（ｙ）十Ｃ５］ｙ十ｃ４］ｙ＋Ｃ３］ｙ→Ｃ２１ｙ→Ｃ１）Ｃ ６＝−０，０１３４３，Ｃ５−→０．０５７３７．　Ｃ４−０，１２１０９゜Ｃ ３−÷０．１９５５６．　Ｃ２＝−０，３３３０１，Ｃ１−＋０．９９９９７数 最Ｘ＝（Ｑ’／ビ　）は項番１６５２でプログラムスタック記憶装置に押し上げ られ、平方Ｈｙ＝ｘ−の値は、今後はＡＲＧと呼／Ｓ’；が、項番１６５４で計 算される。先に説明した逆数値の計算と同様の、チェーン式方法で、数ｍ（Ｑ’ 　／Ｉ’　）の逆圧切の但を項番１６５６から１６９２までで計算する。この処 理の結果は回転した信号ベクトルの位相角または入力信号ベクトル・→ノンプル の情位相角を表わす符号付きの値でおる。入力信号ベクトル・サンプルの粗位相 の値は項番１６９４により一時格納ロケーションから検索され、項番１６９６で 逆圧切旧線の結果と加算される。

この結果は入力信号ベクトル・サンプルの位相角を表わす。前の入力信号ベクト ル・サンプルの位相角φ、−１は項＠１７００によりプログラムスタックから呼 出される。

環在の位相サンプルは項＠１７０２でプログラムスタックに押上げられる。最後 に、前の位相サンプルと現在の位相サンプルとの差が項番１７０４で計算され、 復調メツセージｍ　（ｎ）の出力サンプルを生ずる。

メツセージ・サンプルｍ　（ｎ）は復調音声信号をサンプルした形で備えている 。復調音声信号は、上）小のように、アナログ形に逆変換し、次に増幅して拡声 器を通して再生することができる。代りに、ディジタル音声メツセージは後に使 用するためのディジタル・メモリ１２３にディジタルで格納することができる。

データ通信システム（図示ゼず）では、復調データ記号はさらに処理するためコ ンピュータへ、あるいは直ちに表示するためコンピュータ端末へ送ることができ る。

要約づれば、ディジタル無線受信数について記ｊホした。

本発明のディジタル受イＺ敗はアンテナの出力でプレセレクトされてからディジ タル形に変換される受信信号で動作する全ディジタル無線受信数を考えている。

本発明の受信法はプレセレクタ、高速アナログ・ディジタル（Ａ／Ｄ）変換器、 実質上ベースバンド周波数の出力を有するディジタル構成中間周波数（ＩＦ）選 択部、および復調とオーディオろ波とを行う汎用ディジタル信号処理装置（ＤＳ Ｐ＞を具備する。本発明の他の使用法および修正は当業者には本発明の精神およ び範囲から逸脱することなく明らかであろう。

国際調査報告

Claims (12)

【特許請求の範囲】
1. １．所要の狭帯域アナログ信号を含む広帯域アナログ信号を実質上ディジタル的 に処理する装置であって、（ａ）結合手段と、所要の狭帯域アナログ信号を含ん だ、広帯域アナログ信号を受信しろ波するフィルタ手段とを含む手段と、 （ｂ）前記フィルタ手段と結合して、前記広帯域アナログ信号を周期的にサンプ ルし、サンプル広帯域ディジタル信号に変換するディジタル化手段と、 （ｃ）前記ディジタル化手段に結合し、所要のサンプル狭帯域ディジタル信号を サンプル広帯域ディジタル信号から選択するディジタル手段と、 （ｄ）前記サンプル狭帯域ディジタル信号を復調するディジタル処理手段と、 を備えて成ることを特徴とする前記装置。
2. ２．前記ディジタル手段はディジタル発振器手段と、ディジタル乗算器／ミキサ 手段と、ディジタル狭帯域フィルタ手段とを備えている請求の範囲第１項に記載 の装置。
3. ３．所要の狭帯域アナログ信号を含んでいる広帯域アナログ信号を実質上ディジ タル的に処理する方法であって、（ａ）所要の狭帯域アナログ信号を含んでいる 広帯域アナログ信号を受信し、ろ波するステップと、（ｂ）前記広帯域アナログ 信号を周期的にサンプルしてサンプル広帯域ディジタル信号に変換するステップ と、（ｃ）所要のサンプル狭帯域ディジタル信号をサンプル広帯域ディジタル信 号から選択するステップと、（ｄ）前記サンプル狭帯域ディジタル信号を復調す るステップと、 を備えたことを特徴とする前記方法。
4. ４．前記選択するステップはさらに、ディジタル局部発振器信号を発生するステ ップと、ディジタル局部発振器信号にサンプル広帯域ディジタル信号を乗じてサ ンプル積信号を作るステップと、サンプル積信号をディジタル狭帯域ろ波してサ ンプル狭帯域ディジタル信号を作るステップとを含んでいる請求の範囲第３項に 記載の方法。
5. ５．所要の狭帯域信号を含んでいる広帯域無線周波数（ＲＦ）信号をディジタル 的に処理する実質的ディジタル装置であって、 （ａ）前記広帯域（ＲＦ）信号を含んでいる（ＲＦ）信号を受信するアンテナ手 段を備えている手段と、（ｂ）前記アンテナ手段と結合して前記広帯域（ＲＦ） 信号をろ波するフィルタ手段と、 （ｃ）前記フィルタ手段と結合して、前記広帯域ＲＦ信号を周期的にサンプルし 、サンプル広帯域ディジタル信号に変換するディジタル化手段と、 （ｄ）前記ディジタル化手段と結合して、所要のサンプル狭帯域ディジタル信号 をサンプル広帯域ディジタル信号から選択するディジタル手段と、 （ｅ）前記サンプル狭帯域ディジタル信号を復調するディジタル処理手段と、 を備えて成ることを特徴とする実質的ディジタル装置。
6. ６．前記ディジタル手段はディジタル直角発振器、ディジタル直角乗算器／ミキ サ、およびディジタル直角狭帯域低域フィルタを備えている請求の範囲第５項に 記載の実質的ディジタル装置。
7. ７．所要の狭帯域信号を含んでいる広帯域無線周波数（ＲＦ）信号を実質上ディ ジタル的に処理する方法であって、 （ａ）前記広帯域ＲＦ信号を含む（ＲＦ）信号を受信するステップと、 （ｂ）前記広帯域ＲＦ信号をろ波するステップと、（ｃ）前記ろ波広帯域（ＲＦ ）信号を周期的にサンプルしてサンプル広帯域ディジタル信号に変換するステッ プと、（ｄ）所要のサンプル狭帯域ディジタル信号をサンプル広帯域ディジタル 信号から選択するステップと、（ｅ）前記サンプル狭帯域ディジタル信号をディ ジタル的に復調するステップと、 を備えたことを特徴とする前記方法。
8. ８．前記選択するステップはさらに、ディジタル局部発振器信号を発生するステ ップと、ディジタル局部発振器信号にサンプル広帯域ディジタル信号を乗じてサ ンプル積信号を作るステップと、サンプル積信号をディジタル狭帯域ろ波してサ ンプル狭帯域ディジタル信号を作るステップとを含んでいる請求の範囲第７項に 記載の方法。
9. ９．受信した角変調信号をディジタル的に復調する方法であって、 （ａ）ほぼゼロ周波数に中心がある信号の、複合信号ベクトルを示す、ディジタ ル化された直角サンプルを入力するステップと、 （ｂ）前記サンプルを所定範囲内の所要の大きさにスケールするステップと、 （ｃ）スケールした複合信号ベクトルが存在する、粗位相範囲値を備えている、 最も近い８分円を計算するステップと、 （ｄ）スケールした複合信号ベクトルを回転スケールして−π／４と＋π／４と の間の範囲に入るようにするステップと、 （ｅ）回転スケールした信号ベクトルの位相の正切に等しい第２の値を計算する ステップと、 （ｆ）前記第２の値の逆正切を求めることにより前記信号ベクトルの位相角に等 しい、精位相角の値を含んでいる、第３の値を計算するステップと、 （ｇ）精位相角と粗位相角との値を加算して入力信号ベクトルの位相角に等しい 複合位相角サンプルを作るステップと、 （ｈ）一連の位相角サンプルをろ波して一連の復調メッセージ・サンプルを作る ステップと、 （ｉ）前記復調メッセージ・サンプルを出力レジスタに出力するステップと、 を備えたことを特徴とする復調方法。
10. １０．改善された直線性を有するディジタル復調器装置であって、 （ａ）ほぼゼロ周波数に中心を有する直角信号を含むサンプル入力ベクトルを入 力する手段と、（ｂ）前記入力したサンプル直角信号を所定の範囲内に量子化す るスケーラー手段と、 （ｃ）直角ＦＭ信号の入力ベクトルに関係する現在の粗位相値を発生する位相ア キュムレータ手段と、（ｄ）前記入力ベクトルを−π／４と＋π／４との間の範 囲内の象限まで回転するベクトル回転手段と、（ｅ）前記回転入力信号ベクトル に基き精位相値を求める手段と、 （ｆ）前記精および粗の位相値を加算し、複合位相値を出力する加算手段と、 （ｇ）一連の位相角サンプルをろ波して一連の復調メッセージ・サンプルを作る フィルタ手段と、を備えて成ることを特徴とするディジタル復調器装置。
11. １１．受信したＦＭ信号をディジタル的に復調する方法であって、 （ａ）ほぼゼロ周波数に中心を有する信号のディジタル化された、複合信号ベク トルを示す、直角サンプルを入力するステップと、 （ｂ）前記サンプルを所定の範囲内の所要の大きさにスケールするステップと、 （ｃ）スケールされた複合信号ベクトルが存在する、粗位相範囲値を備えている 、最も近い８分円を計算するステップと、 （ｄ）スケールされた複合信号ベクトルを−π／４と＋π／４との間の範囲に入 るように回転スケールするステップと、 （ｅ）回転スケールした信号ベクトルの位相の正切に等しい第２の値を計算する ステップと、 （ｆ）前記第２の値の逆正切を求めることにより前記信号ベクトルの位相角に等 しい、精位相角値を含んでいる、第３の値を計算するステップと、 （ｇ）精位相角値と粗位相角値とを加算して入力信号ベクトルの位相角に等しい 複合位相角サンプルを作るステップと、 （ｈ）前の複合位相角サンプルの値を現在の複合位相角サンプルから差引き、復 調メッセージ・サンプルを作るステップと、 （ｉ）前記復調メッセージ・サンプルを出力レジスタに出力するステップと、 を備えたことを特徴とするディジタル復調方法。
12. １２．直線性が改善されたディジタルＦＭ復調器装置であって、 （ａ）ほぼゼロ周波数に中心を有する直角ＦＭディジタル信号を含むサンプルし た入力ベクトルを入力する手段と、（ｂ）前記入力したサンプル直角信号を所定 の範囲内に量子化するスケーラー手段と、 （ｃ）直角ＦＭ信号の入力ベクトルに関係する現在の粗位相値を発生する位相ア キュムレータ手段と、（ｄ）前記入力ベクトルを−π／４と＋π／４との間の範 囲にある象限に回転するベクトル回転手段と、（ｅ）前記回転入力信号ベクトル に基き、精位相値を求める手段と、 （ｆ）前記精および粗の位相値を加算し、複合位相値を出力する加算手段と、 （ｇ）前の複合位相角サンプルの値を現在の複合位相角サンプルから差引き、復 調メッセージ・サンプルを作るフィルタ手段と、 を備えて成ることを特徴とするディジタルＦＭ復調器。