JPS63501823A

JPS63501823A - トランスデュ−サインタ−フェ−スの改良

Info

Publication number: JPS63501823A
Application number: JP61506105A
Authority: JP
Inventors: ギムブレット、クリストファー・フランシス
Original assignee: ドラリム・インダストリ−ズ・リミテッド
Priority date: 1985-11-20
Filing date: 1986-11-19
Publication date: 1988-07-21
Also published as: GB8528587D0; EP0225118A3; AU604659B2; CN86108362A; US4831380A; CN1009769B; AU6620786A; WO1987003436A2; EP0247117A1; WO1987003436A3; CA1287139C; ZA868764B; EP0225118A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】トランスデユーサインターフェースの改良本発明は、トランスデユーサの測定誤差をトランスデユーサの使用中に補正可能にする、電気式トランスデユーサのインターフェースに関するものである。

本明細書において“誤差”という用語は、観察中のパラメータの測定値とその真値との偏差、または不一致と解釈されるべきものであり、また“誤差補正°という用語は、測定値を真値に補正するために必要なあらゆるプロセス、すなわち信号処理を意味する。

広い意味で、トランスデユーサの測定誤差は３種類に区分される。

Ａ、）ランスデューサの作動環境の変化、すなわち供給電圧の変化、温度変化、基本パラメータの実測値を変更する可能性のある調査の基本パラメータ以外の環境パラメータの変化により生じる誤差。

Ｂ、同じ種類の個々のトランスデユーサの特性変化によ誤差。これらは製造公差内のバラツキ、製造者によるキヤリプレーション工程での誤差および個々のトランスデユーサの長期の経年劣化作用が原因になる。

Ｃ６種類による誤差、これらは同じ種類のトランスデユーサの特性誤差である。

たとえば、すべての基本的サーミスタ型ガス流量監視トランスデユーサは、サーミスタ特性とその作動原理により、非線形出力を有している。また、たいていの半導体圧力ドランスデューサは、静止（ゼロ変位）状態からの変位増加とのダイヤフラムの適合性の減少により、その範囲のある部分にわたって非線形応答を呈する。

これまで、このような誤差を補正するには一般にふたつの方法があった。

１、トランスデユーサに付随する回路の部品またはトランスデユーサ本体を構成する部品であってトランスデユーサのメーカーによって調整された部品によるトランスデユーサのアナログ信号処理。

２、トランスデユーサがマイクロプロセッサまたはコンピュータとともに採用されるばあい、個々のトランスデユーサをテストしてえられるそのトランスデユーサに関するデータが、マイクロプロセッサまたはコンピュータのメモリに入力され、読み取りが行なわれるときに随時トランスデユーサ誤差の補正に利用される。

ばあいによってはマイクロプロセッサがローカルな補正を行なうために、トランスデユーサの近くで要求されることがある。

いずれのシステムにも欠点があり、アナログ信号処理は必要な補正部品がトランスデユーサと組み合わせた回路へ組み込まされ、全回路（トランスデユーサを含めて）が正しく調整されるために、予想される運転状態を通って反復サイクルされる必要がある。このため生産時間とコストが増加し、修正回路がかなり精巧なものでない限り極端によい精度にはならない。

試験設備の精度に制約されるだけで、きわめて高い精度を実現するが、マイクロプロセッサまたはコンピュータの利用は、トランスデユーサの交換が必要になったばあい、マイクロプロセッサ−またはコンピュータに記憶された補正データも変更しなければならないという欠点がある。これに加えて、多数のトランスデユーサが単一のマイクロプロセッサまたはコンピュータで制御されるばあい、マイクロプロセッサまたはコンピュータにより保持されるテーブル群に、各トランスデユーサの関連データを記憶する必要があり、（この目的に利用できるメモリの容量によって）特定容量のマイクロプロセッサまたはコンピュータが制御できるトランスデユーサの数が制限されることになる。

本発明は、外部制御手段よりインターフェースにアドレスしたときに、補正データがトランスデユーサからの測定データとともに制御手段へ返送できるように、トランスデユーサに関連し以下に定義される誤差補正のための、補正データを記憶する手段を有し、個々の電気式トランスデユーサと組み合わせでき、アドレス可能なトランスデユーサインターフェースを提供するものである。

前記誤差補正データはデジタル形式で記憶されるのが好ましい。

また、インターフェースは個々のトランスデユーサのアナログ出力信号を、デジタル形式に変換するようにアレンジされたアナログ／デジタルコンバータを含むのが好ましい。

さらに、誤差補正データおよびトランスデユーサ測定データはシリアルな形式で制御手段に伝送されるのが好ましい。

本発明は、また誤差補正データが前記記憶手段で記憶されるトランスデユーサと組み合わされるようなインターフェースをも提供する。

このようなアレンジメントにおいて、アドレス可能なトランスデユーサインターフェースは、以下の情報項目のいくつかまたはすべてを含む回答を与えるためにアドレスされうる。

１、　応答しているインターフェースがアドレスされたものであることを確認する固有アドレス。

２、　クラスＣ誤差の補正に実施されるそのクラスに適した信号処理を可能にするための、その随伴トランスデユーサのクラス・アイデンティティ。

３、トランスデユーサにより測定される値に関する生（未処理）データ。

４、　クラスＡタイプ誤差の補正のためのブリ・エンコードされたデータ。（通常、Ａ／Ｄの別の入力が、たとえば温度などの誤差を発生するパラメータを測定するために利用される。）５、　クラスＢ誤差補正のための個別トランスデユーサ特性に関するブリ・エンコードされたデータ。

この手段によって、一般的なマイクロプロセッサ／コンピュータが、さまざまなトランスデユーサ（マイクロプロセッサ−／コンピュータに近い、または遠く離れた）をアドレスでき、また、ブリ・エンコードされたデータによってトランスデユーサの種類を識別し、その種類に関して適切な信号処理プログラムを選択し、回答（アドレスされたインターフェースからの）に含まれる補正係数／データを信号処理プログラムへ挿入することによって測定値をできる限り真値に近く補正することができる。

別の局面において本発明は、これに限定されるものではないが、とくに前記アレンジメントに使用されるアナログ信号をデジタル信号に変換するコンバータを提供する。このコンバータは、特定の値の一定電流源から特定の値のキャパシターを変化させる手段；前記キャパシターのチャージ電圧とアナログ信号の値を比較するために設けられたコンパレータ手段；キャパシタのチャージが０状態から開始されるときに、カウントを開始するようにアレンジされたデジタル型カウンタ；シフトφレジスタ；およびキャパシタのチャージが前記コンパレータによりアナログ信号と等しいと検出された時点で、シフト・レジスタにロードされるべき前記カウンタのインスタンチー二ヤスφカウント（Ｉｎｓｔａｎｔａｎｅｏｕｓ　ｃｏｕｎｔ）が生じるようにアレンジされたシフト・レジスタ用ローディング回路からなっている。

複数の独立したアナログ信号がそれぞれ同時にデジタル信号に変換されるように、複数個のシフト・レジスタが、それぞれのロード回路およびコンパレータ手段とともに前記カウンタ定電流源およびキャパシタに接続されるのが好ましい。トランスデユーサが抵抗型、電気またはデジタル出力を有するばあい、インターフェースはひとつ以上のトランスデユーサからアナログまたはデジタル入力を受け取る小さいプリント回路の形式をとることができる。所要のトランスデユーサはインターフェースに取り付けられ、運転状態をシミュレートするテストによってためされて、補正に必要なデータがこれらテストの結果からえられる。トランスデユーサに固有なほかのプリセット・データとともにこのデータが、リンク、スイッチまたはインターフェースに組み込まれた持久論理回路手段によってトランスデユーサインターフェースにエンコードされる。インターフェースを介してトランスデユーサの読み取りが行なわれる都度、補正データがトランスデユーサからのデータとともにエンコードされて、マイクロプロセッサ−またはコンピュータへ返送される。

データは、インターフェイス、およびマイクロプロセッサ−もしくはコンピュータが、計器の一部を構成するばあいには直接、またはマイクロプロセッサ−もしくはコンピュータがシステム内の多数のトランスデユーサを制御するために利用されているばあいには、１組の専用回線、モデムまたはそのほかの伝送手段を経て送り返される。トランスデユーサとインターフェースは個々にキャリブレーションされて、マイクロプロセッサまたはコンピュータによって制御される計器またはマイクロプロセッサまたはシステムに、トランスデユーサの個々のデータをそのマイクロプロセッサまたはコンピュータに移す必要なく、組み込めるユニットになっている。トランスデユーサおよびインターフェースユニットは、マイクロプロセッサまたはコンピュータに保持されたデータを変更する必要なく取り変えまたは互換できる。多数のトランスデユーサおよびインターフェースユニットが大きいシステムの一部としてシングル・ペアの回線で作動しているばあいには、インターフェースはひとつだけが使用されているときに直接アドレスでき、スイッチまたはインターフェースのプリント回路基板上のほかの類似な手段にによりエンコードされた固有アドレスに応答することになる。調査すべき基本量を測定するトランスデユーサに加えて、温度変換器がインターフェースに取り付られて、ローカル温度に関連するデータが基本トランスデユーサデータおよび補正データに加えてエンコードされる。このシステムを利用して、安価な簡単に入手できるトランスデユーサがキャリブレーションでき、インターフェース上にエンコードされたデータを利用して、マイクロプロセッサ−またはコンピュータが、それらが補正データを保有する必要なく、近くの、または遠く離れたトランスデユーサおよびインターフェース・ユニットから、正確なデータを入手でき、アドレス・データ（関連のある）以外はマイクロプロセッサまたはコンピュータの保有するデータを変更する必要なく、システム内のキャリブレーションされたトランスデユーサ・インターフェース・ユニットの完全な互換性が成立する。

本発明の前述およびほかの局面のより充分な理解を推進するために、単なる例としてではあるが、一実施態様が添付図面を参照しながら記述されるであろう。

第１図はアドレス可能なトランスデユーサインターフェース・ユニットのブロック線図、第２図は第１図のユニットに使用可能なデジジル・フェーズ・ロックド・ループの概略線図、および第３図は第１図のアレンジメントに使用可能なアナログ／デジタルコンバータ回路の概略線図である。

記述される実施態様は、アドレス可能なトランスデユーサインターフェース・ユニット（以下、ＴＵという）であって、すべてのタイプ、すなわち圧力、流量、温度、湿度などのトランスデユーサと広い範囲でインターフェースするように、ならびにすべてのＴＯのコモン、動力線、アドレス・ラインおよびデータ・リターン・ラインとして機能し、長さが１１００Ｋまでのケーブルのペアに接続されるＴＯの数を許容するように設計されたＴＵである。各々のＴＯは、接続されたトランスデユーサ用に必要な補正データを用いてエンコードされるであろうし、アドレスされたときに、コモン・ケーブル・ベアの１　ｋ）ｌｚパルス信号の形でその固有のプリセット・アドレスを認知し、そのコモン・ケーブル・ベアを介して、それ自身のアドレス（応答しているＴＵがアドレスされたものであることを証明するため）を含むデータ争ストリームを用いて応答するであろう。製作段階で、ＴＵは所要のタイプのトランスデユーサが取り付けられ組み立てられる。

そののち、ＴＯとトランスデユーサはユニットとしてテストされ、トランスデユーサによって要求される温度サイクルおよびいかなるパラメータのサイクルがためされる。テストはコンピュータ・コントロールのもとで行なわれ、えられたデータはそのＴＵとトランスデユーサの組合わせに特有の補正コードを提供するために処理される。そののち、このコードは（スプリット争ソルダー・パッドまたはカット・リンクまたはスイッチを用いて）　ＴＯ内部にセットされる。使用中において、そのＴＵはアドレスされる都度（各ＴＵは固有アドレスにプリセットされる）、独自の補正コードを含むデータ拳ストリームを返送する。コントロール・ユニット（以下、ＣＵという）はアドレスされたＴＵからデータ・ストリームを受け取り、正確なトランスデユーサの読み取り値を提供するために補正コードを用いてそれを処理する。第１図のブロック線図は各々が順に処理されるＴＵの機能的な部分を示す。

この回路は第１図において１００として一般的に表わされており、ＣＵから提供される１　ｋＨｚパイロット・トーンをコモン・ケーブル・ベア９０上で追跡するフｊ−一ズ・ロックド・ループ・システムを含み、以下のものを提供する。

ａ）システム・タイミングおよびＡ／Ｄコンバータに用いられる正確な基準周波数。

ｂ）「アドレス」をデコードするのに必要でありアドレス・デコーダおよびアドレス−シフト・レジスタのために必要な基準波形。

アドレスは受け取られるとデコードされ、有効性がチェックされる。すなわち、それが真のものであり、ノイズや妨害によってもたらされたものではないことを確実にするためにチェックされ、アドレス・シフト・レジスタ１０１にクロック（ｃｌｏｃｋｅｄ）され、１０２で示される記憶手段にプリセットされた固有アドレスと比較される。前記２個のアドレスが同一であるばあい、アドレスはシフト・レジスタに「ロックコされ（ｌｏｃｋｅｄ）、回路の残りの部分に動力が供給され測定サイクルが開始し、そのあいだほかのいかなるアドレスも無視される。アドレスがプリセットされたアドレスと同一でないばあい、そのＣＵのコントロール下にあるシステム内のほかのすべてのＴＵに共通するほかの２個のプリセットされたアドレスと比較される。これらのうち第１のものは「コモン・リセット信号」である。この信号は、アドレスされたＴＵが応答できるように充分に長い時間、すべてのＴｌｌをリセットする。

このあいだ、ＴＵはコモン・ライン上のすべてのデータを無視する。この「コモン・リセット信号」は所要の「アドレス」が送られた直後に伝送される。アドレスされたＴＵは「ロック」され、リセットを無視し、測定を実行し、データを返送し、ほかのすべてのＴＯはリセットし、このデータを無視する。共通なアドレスの第２は「スイッチ・オン」信号である。この信号は所要のＴＵのアドレスに先行して伝送され、ＴＯはこれを受け取ると“待期（ｒｅａｄｙ）“状態に入る。所要のＴＵのアドレスは、そののち伝送され、アドレスされたＴＯは、その通常の「測定およびデータ返送」サイクルを実行し、さらに接続している補助的機器のいかなる項目のスイッチをも、オン（または、すでにオンのときはオフ）にする。「コモン・リセット」信号は、所要のＴＯのアドレスのあとから伝送されるもので、ほかのすべてのＴＯは「待期」状態から抜は出て、通常状態にリセットする。いかなるＴＵによって受取られたアドレスが真のものであっても、ＴＵのプリセットされたアドレス、「コモン・リセット」信号または「スイッチ・オン」信号のいずれとも一致しないばあいは、無視される。

第１図のアレンジメントに使用されるクアジ・フェーズｅｔｆｆックド・ループ（ｑｕａｓｉ　ｐｈａｓｅ　１ｏｃｋｅｄ　１ｏｏｐ）の好適な形態を第２図に概略の形態で示す。

前述のとおり、１　ｋＨｚライン９０は周波数変調の形によってエンコードされた「アドレス」を含む１　ｋＨｚのクリスタル・コンドロールド−トーン（ｃｒｙｓｔａｌｃｏｎｔｒｏｌ　１ｅｄｔｏｎｅ）を搬送する。固有のアドレスは伝送され、短い時間間隔ののち、「コモン・リセット・アドレス」によって追随される。１　ｋｌ（ｚのクリスタル・コンドロールド・トーンは、そののち、「アドレス」されたユニットが応答できるように中断される。ライン上の「アドレス」されていないすべてのユニットは「コモン・リセット・アドレス」に応答しており、名目上２秒というプリセットされた時間のあいだラインの信号を無視する。固有アドレス、コモン・リセット・アドレスおよび応答時間の完全サイクルはこのように約２秒間である。

一般的な言い方をすれば、このファジーフェーズ・ロックド・ループは外部周波数と局部周波数のあいだの）ニーズ・エラー（ｐｈａｓｅ　ｅｒｒｏｒｓ）を検知する手段と、周波数分割器に供給する固定周波数のローカル・オシレータとを有し、周波数分割器の出力が外部周波数と同じ周波数で同じ位相になるようにその分割比がフェーズ・エラー検知器によって変更される。外部周波数が、クアジ・フェーズ・ロックド・ループがある与えられた範囲内でいかなる新しい周波数に自動的に「復帰」しつるように周波数変調された位相を含まないあいだは、周波数分割器の分割比を自動的にプリセットする回路が含まれていてもよい。

第２図において、カウンタ２０２は２種の機能を有しており、「アドレスされた」モードでは、そのカウント（ローカル１ｋＨｚ）を上昇するコントロールライン２２５から開始し、通常運転モードでは、ライン２２５が低位状態に復帰し、カウンタ　２０２がリセットされるまえは、出力Ａは応答時間２秒に対応するプリセットされた値には到達しない。ライン２２５が高いあいだにリセット値（約２秒）に到達したときは、ユニットはフォールト・モードになり、「フェール・セーフ・リセット・アンド・パワー・ダウン」信号が出力りに発生される。

休止（アドレスされていない）モードでは、出力Ｂのプリセット値がノーマル・サイクル・タイムよりも大きくセットされているあいだは、カウンタ　２０２はＩ　ＫＨｚラインのパルスをカウントし、このモードではカウンタ２０２が２０７からのパルス（アドレス・リセット信号／２秒すセット信号）でリセットされるので、出力Ｂについてタイム・アウトしない。出力Ｂについてタイム・アウトするときは、これは、ライン上の１ｋＨｚ）−ンがアドレスを含んでいなかったこと、または、この時間のあいだ中断していたこと、すなわち、現在は「キャリプレート」信号であることを意味する。カウンター・コントロール・ロジックは、ここでカウンタ２０３および２０４をクリヤーし、それらが、名目上の周波数１００ＫＨｚで作動中のローカル・オシレータから１００で割る分割機２０Ｂおよびインプット・セレクタ２０７を介してカウントし、カウンタ　２０２のＣ出力（ライン・トーン１００サイクル）によって決定される時間、カウント・アップできるようにする。

この時間の最後では、カウンタ　２０３および−２０４は単一の１　ｋＨｚパイロット・トーン・サイクルのあいだ存在するローカル・オシレータ・パルスの数（または、フェーズ・ロッキング（ｐｈａｓｅ　ｌｏｃｋｉｎｇ）に必要な周波数とローカル・オシレータ周波数との比）と同じカウント値を含んでいる。キャリプレート時間が終了するとただちに、回路２０１および付随するカウンタ　２０２は、アドレスまたはキャリプレート・モードのチェックという自身の役割に戻る。キャリプレート時間のあいだ、回路２０１の出力は、別の制御回路２０９をそれ自身のサイクルを開始するようにセットするのに用いられ、この出力を解除したときは、回路２０９は次の１　ｋＨｚラインパルスの立ち上り（ｌｅａｄｉｎｇｅｄｇｅ）を検知して起動する。カウンタ　２０３および２０４は÷Ｎ・バイナリ−・カウンタ２１１にカスケードする÷ｌＯ・カウンタである。したがって、カウンタ　２０４に記憶された値は、２０３に記憶されたレムナンド（ｒｅαｎａｎｔ）の合計の１／１０である。回路２０９は、カウンタ　２１１に２０４のカウント値を１０回ロードしローカル・オシレータ　２０５を使用する都度０に低下させたとき、カウンタ　２１０に２０３のカウント値をロードし、一度低下させることになる。これは２０３および２０４の値と等しいローカル・オシレータ　２０５のパルスの合計カウント値、すなわち、１　ｋＨｚパイロット・トーンの１サイクルと等しいローカル・オシレータ・パルスの数をもたらす。

２１１がロードされそして低下される都度、カウンタ　２１２のカウント値は１ずつ増加する（０から開始する）。２１２の「４」出力は４０％におよそ等しく（最小４０％最大４４％で、２０３内の「レムナンド」値に依存する）、「５」出力は５０％におよそ等しく（最小５０％、最大５５％）、「６」出力は６０％におよそ等しい（最小６０％、最大６６％）。４および６出力は、ここで１　ｋＨｚラインのＰＭデータのチェックに用いてもよく、５出力はフリップフロップ回路２１３の出力をハイからローにトグル（ｔｏｇｇｌｅ）するのに用いられる。１０出力は回路２０９で検知され一度（２１０）低下され、回路２０９はフリップフロップ２１３を再びハイにトグルし、こうして出力ライン２１４の１　ｋＨｚの１サイクルが完了する。フェーズ・ディテクター２０８はここで、出力ライン２１４の信号と１　ｋＨｚパイロット・トーンの立ち上りの同時発生をチェックし、カウンタ　２０３および２０４の値の増分／減分にエラーが存在するかどうかをチェックする。

ローカル・オシレータが、１ｎｓｅｃの時間あたり±１％の短期安定性と２　ｓｅｃの時間あたり±１％の長期安定性を有ししておれば（これらの時間のあいだ供給電圧と温度とが不変であると仮定する）、フェーズ・ロックド・ループは± １％以内にロックを維持する。「アドレス」が受け取られたとき、または２秒間リセットのとき、フェーズ・ロック・ディテクター２０８は全応答時間または２秒間リセット時間のあいだ凍結される。凍結信号が解除されると、回路２０９はそのシーケンスの開始点にリセットされ、凍結信号解除のあとに追随する次の１　ｋＨｚライン・パルスの立ち上りによる起動のための持切状態になる。

カウンタ・コントロールやロジック回路２０１は、ライン２５５を介してチップが休止モードにあるかアドレス・モードにあるるかを決定する。アドレス・モードにあるとき、コントロール・ロジック　２０１はローカル１　ｋＨｚをカウンタ　２０２に導く。休止モードにあるとき、コントロール・ロジック　２０１は１　ｋＨｚライン・インプットをカウンタ２０２に導く。１　ｋＨｚラインの信号がドロップ・アウトしたばあい、またはアドレスが受け取られたばあい、カウンタ　２０２はリセットするであろう。カウンタ　２０２が出力Ｂについてタイム・アウトするとき、コントロール・ロジック　２０１は２０３および２０４のカウント値をクリアし、２０５０−カル・オ、シレータ・インプットを２０６および２０７を介して２０３および２０４にセレクトし、１ｋｌｌｚライン・インプットを２０２に維持し、カウンタ　２０２が出力Ｃ（１００ライン１　ｋＨｚパルスに等しい）についてタイム・アウトするのを待つ。カウンタ２０２が出力Ｃについてタイムアウトするときは、フェーズ・ロックド・ループの所要数は、２０３および２０４内に存在する。カウンタ２０２が出力Ｃについてタイムアウトするまえに２０７にリセットがあられれるときは、コントロール・ロジック２０１は２０３および２０４をクリアし再びカウンタ　２０２が出力Ｃについてタイム・アウトするのを待つ。カウンタ２０２が出力Ｃについて一度タイム・アウトしたときは、コントロール・ロジック　２０１は２０２をリセットし、１ｋＨｚライン・インプットを２０２に維持し、出力Ｂについての再度のタイム・アウトまたは２５からのアドレス状態を待つ。フェーズ・ロック・ディテクタ２０８が１　ｋＨｚライン信号とローカル１　ｋＨｚとの立ち上り（ローからハイへの変化）を比較する。ライン１　ｋＨｚがローカル１　ｋＨｚより先行するときは、カウンタ　２０３および２０４はＵ／Ｄラインを介してダウン・カウントするようにセットされ、Ｕ／Ｄエネーブル・ライン上の誤差パルスはセレクタ２０７を介してカウンタ　２０３および２０４に供給される。ローカル１　ｋ）ｌｚがライン１　ｋＨｚよりも先行するときは、カウンタ　２０３および２０４はＵ／Ｄライ−ンを介してアップ・カウントするようにセットされ１．Ｕ／Ｄエネーブル・ライン上の誤差パルスはセレクタ　２０７を介してカウンタ　２０３および２０４に再び供給される。このように、２０３および２０４に保持された値はロックを維持するために増加または減少する。

カウンタ・ロード／コントロール・ロジック回路２０９は、つぎのシーケンスを遂行する。

ライン２２５上の信号がハイであり、ユニットがすでにアドレスされたことを示すとき、フェーズ・ロック・ディテクター２０８はそれ以上の誤差の補正が禁じられる。

「２秒間」リセットが宣せられたときは、ディテクター２０８もまた凍結される。

カウンタ　２０３および２０４からのローディングとこれらのカウンタ中の誤差補正とが矛盾しないことを確実にする手段が設けられてもよい。

゛第２図のかかるアレンジメントはっぎの利点をもたらす。

１）ＰＬＬシステムのあらゆる部分やローカル・オシレータの設定や調整が不要。

２）運転中において、ＰＬＬは変化する信号（最大変化率はパルス繰返し周波数に対してサイクルあたり１％）に対して広範囲にわたり１％よりも良好な正確さで追跡するであろう。（信号範囲は、ローカル・オシレータの運転周波数によってのみ制限される）。

３）運転周波数は、２秒間より長い時間に必要な周波数を伝送することによって範囲内のいかなる点にセットしてもよい。

４〉システムが適切な波形の立ち上がり（ローからハイへの変化）のときに追跡し、ロックし、下降方向の伝送を無視するので、パルス繰り返し周波数が一定であれば、パルス幅変調を含む波形のときにロックし、追跡し、パルス幅変調のデコーディングに必要なタイミング情報を提供するであろう。「追跡」モードおよび「凍結」モードにおいてサイクルあたり１％以下という変化率が「凍結」時間の最後にロックされ、ローカル・オシレータの安定性が２秒間あたり１％よりも良好であれば、ローカル・オシレータの変化（温度または電圧の変動による）にかかわらずロックを維持する。

２　：　Ａ／Ｄコンバータ本発明のほかの局面を具体化するように設計されたＡからＤへのコンバータである。パワーやアップされたとき（すなわち、ＴＵがその固有アドレスを受けとったとき）Ａ／Ｄは単一の測定サイクルを遂行し、そのあいだ同時にそのデジタル・インプットの各々に存在する電圧のアナログ値をデジタル値に変換する。本発明のこの実施例に要求されるもものとして３個のアナログ・インプットがあるが、このＡ／Ｄ回路は２０またはそれを上回るアナログ・インプットを同時に測定するようにアレンジしてもよい。各アナログ・インプットはアソシエイテド（ａｓｓｏｃｉａｔｅｄ）・シフト・レジスタ　１０４を有し、各インプットに関するデジタル値はそのパラレル・インプットを介してアソシエイテド・シフト・レジスタにロードされる。これらのシフト・レジスタはそのインプットおよびアウトプット・ボートを介してシーケンシャルなチェーンに連結され、各アナログ・インプットのデジタル値が組み合わせられてデジタル「ワード」を形成し、シフト・レジスタのチェーンを通っておよび同チェーンから「クロック」できるようになっている。このシフト・レジスタのチェーンは、デコーダからえられた認知されたアドレスを依然として保持しているアドレス・シフト・レジスタ　１０１１およびパワー・アップされると、記憶手段１０７からプリセットされた補正データをロードする補正データ・シフト・レジスタのチェーン　１０６に連結される。シリアルなインプットおよびアウトプットは再びシフト・レジスタの連結に用いられ、シフト・レジスタの完全なチェーンが、アドレス、Ａ／Ｄ測定データおよびプリセットされた補正データからなる単一の長いデジタル・ワードを含むようにされる。このワードはシフト・レジスタのチェーンを通っておよび同チェーンから「リターン・データ・エンコーダおよびライン・ドライバー」１０５内に（シリアルに）クロックされ、「リターン・データ・エンコーダおよびライン・ドライバー」ではデータは（アドレシングのときに使用されているものとは異なったフォーマットを使用して）エンコードされ、コモン・ケーブル・ベアを経てＣＵに返送される。一度これが行なわれると、ＴＵは測定用回路を「パワー・ダウン」し、将来のアドレスのためにコモン・ケーブル・ペアをモニターする状態に復帰する。

Ａ／Ｄオペレーションおよびデータ補正システムこの実施態様においては３個のＡ／Ｄアナログ・インプットのうち１個は基準電圧に結線され、１個は温度トランスデユーサに結線され、あとの１個は拘束されていない。基準電圧は０からＴＵ用動力供給電圧までのいかなる値でもよく、実際には、動力供給電圧の約半分の値にセットされる。

テストおよびキャリブレーションのあいだ、拘束されていないインプットに所要のタイプのトランスデユーサが取り付けられ、「フル・スケール」の出力を生ずるように所要のパラメータがそのトランスデユーサに与えられる。たとえば所要のトランスデユーサが０−３０ｐ、ｓ、ｉ、の絶対圧力ドランスデューサであれば、３０ｐ、ｓ、１．の絶対圧力が与えられ、テスト・コンピュータによってＴＯから関連のデジタル値かえられる。同時に基準電圧が測定され、そのデジタル値かえられる。ふたつの値は比較され、補正データ・ワードの第１の部分を形成する比として表現される。０インプツトが、ここで、テスト中のトランスデユーサに与えられる。たと、えば、０−３０ｐ、ｓ、ｉ、の絶対圧力ドランスデューサにはＯｐ、ｓ、１．が与えられる。そして再びこれに対するＡ／Ｄ出力値と基準電圧値とかえられ、補正データ・ワードの第２の部分を形成する比を生ずるように処理される。この動作がつぎに異なった温度において繰り返され、基準値に対するフルスケールの値および基準値に対する０インプツトの値が比較され、０インプツトの温度係数（これはトランスデユーサおよびＡ／Ｄ回路の本質的ないかなるオフセットも含む）およびフル・スケール・インプットの温度係数を見出すように処理される。これらの温度係数は補正データ・ワードの第３および第４の部分を形成する。最後にトランスデユーサはインプットの全範囲、たとえば０ −３０ｐ、ｓ、ｉ、の絶対圧トランスデユーサのときにはＯｐ、ｓ、ｉ、　、ｉｐ、ｓ、１．．２ｐ、ｓ、１．など、にわたって運転され、えられた比はトランス・デューサの出力特性が線形であることをチェックするために処理される。そうでないときは、非線形曲線の特性を生ずるようにデータはさらに処理される。

非線形のばあい、すべてのタイプのほとんどすべてのトランスデユーサは予測可能な非線形曲線を有しており、ランダムまたは予測不可能な非線形性はまれであって通常は欠陥のあるトランスデユーサであることを示す。非線形曲線の特性は、データ補正ワードの第５の部分を形成する。標準温度における温度トランスデユーサの出力はＡ／Ｄと基準電圧からえられ、比を見出すために処理され、エンコードされてデータ補正ワードの第６の部分を形成する。この補正データ・ワードはここで、スプリット・パッド、プリセット・スイッチまたはリンクによってエンコードされ、ＴＯの補正データ・シフト・レジスタのチェーン　１０６のパラレル・インプットに接続された記憶手段１０７を形成する。

第１図のアレンジメントに使用するアナログからデジタルへのコンバータの好ましい形態を第３図および第４図に概略の形で示す。

第３図においてＥＣ５およびＥＣ１２はそれぞれ＋５■およびＯＶの動力線である。ＥＣ１４はシフト・レジスタ　１０４のためのクロック・ラインである。ＥＣ３７はコンバージョン・シグナル・ラインの端部である。ＥＣ１３はシフト・レジスタ・シリアル・データ・アウトプット・ラインである。ＥＣ２２は１　ｋＨｚインプット・ラインである。

パワー・アップしたとき、ハイレベル（ロジック「１」）のリセット・パルスが、ＥＣ１６を経てバイナリ−・カウンタ　３吋に与えられる。リセット・パルスは約１６Ｉｌｓｅｃの長さで、繰り返されない。すなわち、ＥＣ１８は測定時間以外のあいだはロー・レベル（ロジック「０」）ヲ維持する。リセット・パルスはシリコン・コンドロールド・スイッチ３０２にも供給され、シリコン・コンドロールド・スイッチ３０２はこの時間のあいだターン・オンし、キャパシター３０３を短絡させ、それが０ボルトまでディスチャージされることを確実にする。

同時に、リセット・パルスは３０４にインバートされ別のシリコン・コンドロールド・スイッチ３０５に供給される。シリコン・コンドロールド・スイッチ３０４はリセット時間のあいだオフを維持する。リセット・パルスの最後ではＥＣ１６はロー・レベルに復帰し、これにより　３０２をターン・オフし、キャパシター３０３の短絡を解除し、インバータ　３０４を経てスイッチ３０５をターン・オンし、一定電流源３０Ｂをポジティブ・サプライに接続させ、一定電流回路３０６がキャパシター３０３をチャージしはじめる。　３０６と　３０３のジャンクション３０９での電圧は、こうして線形的に上昇し始める。同時にバイナリ− ・カウンタ　３吋はそのインプットに存在する１ＯｋＨｚパルスをカウントし始める。これらのパルスはＮＡＮＤゲート　３０８を介してカウンタ・インプットに供給される。

ジャンクション３０９での上昇する電圧は、３個のコンパレータ　３１０．３１１．３１２のインバーテイング・インプットによってモニターされる。これらのコンパレータのノン・インバーテイング・インプットは３つの別々なアナログ・ボルテージ・インプットを形成し、その各々は別々の未知の電圧を測定することができる。各々のコンパレータの出力は初期には「ハイ」　（ロジック「１」）であり、コンパレータのアウトプットをインバートしシリアル／パラレル・インプットのシフト／ロードを制御するＮＡＮＤゲート３１３、３１４、３１５を介して、シリアル・アウトプット・シフト・レジスタ　３１６．３１７．３１８に接続される。各シフト・レジスタ　３１１３．　３１７．３１８はそのパラレル・インプットを介してバイナリ−・カウンタ３０１の出力をモニターする。あるコンパレータのノン・インバーテイング・インプットの上昇する電圧が、そのコンパレータのインバーテイング・インプットに存在する未知電圧の値をこえるときは、そのコンパレータの出力はハイ（ロジック「１」）レベルからロー（ロジック「０」）レベルへと変化する。これにより、そのコンパレータに接続しているＮＡＮＤゲートの出力３１３．３１４．３１５は適当なシフト・レジスタの「ロード」インプットにハイ（ロジック「１」）を与え、それをロードさせ、その時点でバイナリ−・カウンタ３０１が伝達したカウント値を（そのパラレル・インプットを経て）記憶させる。

キャパシター３０３の値と　３０８の一定電流の大きさは、シフト・レジスタのパラレル・インプットによってモニターされるカウンタの値によって与えられる最大時間以内に、コンパレータがすべてのステートを変化しなければならないように選択される。こうして、このタイミングの時間の最後には、各シフト・レジスタは、関連するインプットに存在するアナログ電圧のレベルに直接比例する値を記憶しているであろう。バイナリ−・カウンタ上のほかのアウトプット−ステージは、測定時間よりも長い時間のあとでタイムψアウトし、さらにカウントすることを禁するため、およびＥＣ３７を介してコンバージョン信号の最終を提供するために用いられる。各ＮＡＮＤゲート３１３．３１４．３１５のセカンド・インプットはインバータ３０７の出力に接続され、インバータ　３０７はＥＣ３７上に存在するＥＯＣ（コンバージョン信号の最終）をインバートし、ＮＡＮＤゲート　３０８を介して、さらにカウントすることを防ぐためにそれを用いる。

同時にＥＯＣはＮＡＮＤゲート　３１３．３１４．３１５を介して（そのそれぞれのコンパレータのアナログ・インプット上のオーバーレンジ・インプット・シグナルのために）まだ「ロード」信号を受け取っていないシフト・レジスタ　３１Ｂ、３１７．３１ｇのうちいかなるものにも、０値をロードさせオーバーレンジ状態を表示させるよう強制するのに使用される。

シフト・レジスタは（それらのシリアル・インプットおよびアウトプットを介して）シリーズに接続され、ここで記憶された値はＥＣ１４上のクロック・パルスの制御のもとてＥＣ１３を介して、１個の長いデータ・ワードとしてクロックド・アウトできる。

３つのアナログ・インプットが示されているが、実際には、各インプットのための適当な回路を二重にすることによって多数のインプットが同時に測定できる。

示されているバイナリ−・カウンタおよびシフト・レジスタは「８ビツト」の測定用であるが、６．１０または１２ビツトのカウンタおよびシフト・レジスタを用いることによって６、ｌＯおよび１２ビツトの測定も可能である。カウントの周波数は１０ｋＨｚと示されているがより高いあるいはより低い周波数の使用も可能である。

運転中においてＴＯがアドレスされる都度、「ロード」信号が補正データ・シフト・レジスタのチェーン１０Ｂに与えられ、パラレル・インプットのプリセットされた値が、伝送の用意ができた記憶手段１０７から、このようにロードされる。ほかのアナログ・インプットに接続されたトランスデユーサに与えられる供給電圧から、基準電圧がめられ、すべてのインプットが同時に測定されるので、供給電圧のいかなる変化も、基準のおよびすべてのトランスデユーサに同等の変化（パーセンテージとして表示されてたもの）を生じ、いかなるインプットに存在する未知の電圧に対する基準電圧の比も不変である。

ＴＯは測定時に、すべてのインプットの絶対値をアドレスおよびデータ補正ワードとともに伝送する。ＣＵはこれをデコードし、アドレスを検証したのち、各インプットと基準電圧のデコードされた値を処理し、基準電圧に対する各インプットの電圧の比をめる。データ修正ワードはここでデコードされ、次のものを提供する。

１：　温度に対する基準値の比（基準温度における）。これは温度値の現在の基準値と比較され現在の温度がめられる。

２：　フルースケールのトランスデユーサ出力に対する基準値の比。これは現在の基準トランスデユーサ比と比較され、現在のトランスデユーサの出力レベルが測定される。

３：０インプツトに対する基準値の比。これはフル・スケール比の基準値によって処理され、０値（いかなるオフセット誤差をも含む）をめる。

４：０の温度係数（％／℃で表示されるもの）。これは現在の温度データとともに用いられＯ値を補正する。

０値はここで現在のトランスデユーサの出力レベルから差引かれる。

５：　スパンの温度係数（％／℃で表示されるもの）。これは現在の温度データとともに用いられ現在のトランスデユーサの出力レベルを補正する。

６：　非線形データ。現在のトランスデユーサの出力レベルは、ここまでに、フル・スケールのパーセンテージで測定されており、非線形データは、最終的な誤差補正に使用される。

これまでに概説したシステムおよびプロセスを使用することによって、離れた位置のトランスデユーサの現在のインプット・レベルがローカルな温度や供給電圧の変化にかかわらず正確に測定でき、それ自身の非線形特性に関して補正されうる。

加えて、追加のシフト・レジスタ（示されていない）をデータ補正シフト・レジスタのチェーン１０８に付加し、さらにほかの補正データのエンコードを可能にするか、ローカル（ＴＵへの）のセキュリティ・システム（バーグラ−（Ｂｕｒｇｌａｒ）　）アラーム、ファイヤー・アラームなど）または流量積算計もしくはエクスターナル・ハイ・リゾリュージョンＡ／Ｄコンバータなどのデジタル出力をともなうほかの機器からのパラレル・インプットのスイッチド・アウトプットへの結線を可能にしてもよい。このように、アドレスされたトランスデユーサの追加のローカルなデジタル情報が、ＴＵがアドレスされる都度、エンコードされＣＵに返送されてもよい。

Ｆ／Ｇ、２国際調査報告Ａ−’ＪＮＥＸ　Ｔｏ　ＴｈＥ　ｒＮＴＥＲ，ＮＡＴＩＣＮＡＬ　５ＥＡ−ＲＣＨ：’ｔＥＰＯＲＴ　０ＮｒＮＴＥＲＮＡτｌ０ＮＡＬ　Ａ？？”、ＩＣ，１ＴＩＣＮ　Ｎｏ、　ＰＣτ／Ｃ，Ｂ　８６１００７０５　（ＳＡ　１５２４５）υ ５−Ａ−３＋３１５１００　０４１０６／７４　Ｎｏｎｅ

Claims

【特許請求の範囲】

１．電気式トランスデューサをとくに随伴するアドレス可能なトランスデューサ用インターフェスであって、該インターフェースが外部の制御手段によってアドレスされたときに、補正データが測定データとともにトランスデューサから制御手段へ返送されるように、該トランスデューサに関してここに明示されるごとき誤差の補正のための補正データを記憶する手段（１０７）を有することを特徴とするトランスデューサインターフェース。
２．前記記憶する手段が前記補正データをデジタルの形で記憶するようにアレンジされていることを特徴とする請求の範囲第１項記載のインターフェース。
３．前記補正データが、随伴するトランスデューサ／インターフェースのための固有アドレス、クラスＣの誤差がここに明示されるごとく補正されうるような随伴するトランスデューサのクラス・アイデンティティ、クラスＢの誤差がここに明示されるごとく補正されうるような随伴するトランスデューサの特性に関するデータ、およびクラスＡの誤差がここに明示されるごとく補正されうるような随伴するトランスデューサの特性の変化に関するデータの各項目のうち少なくともひとつを含むことを特徴とする請求の範囲第１項または第２項記載のインターフェース。
４．前記補正データがシリアルな形で伝送されることを特徴とする請求の範囲第１項、第２項または第３項記載のインターフェース。
５．前記記憶する手段が、少なくともひとつのシフト・レジスタ（１０６）からなることを特徴とする請求の範囲第１項、第２項、第３項または第４項記載のインターフェース。
６．シフト・レジスタが記憶する手段内に前記各項目に対して設けられていることを特徴とする請求の範囲第３項に従属する請求の範囲第５項記載のインターフェース。
７．前記シフト・レジスタがシリアルな形のデータのワードの連続する部分として前記各項目のデータが伝送されるようにカスケードにて補正されることを特徴とする請求の範囲第６項記載のインターフェース。
８．前記補正データの記憶のためのエンコード可能な手段（１０７）が設けられており、該データを前記または前記のうちのひとつのシフト・ジスタ（１０６）にロードするための手段が設けられていることを特徴とする請求の範囲第５項、第６項または第７項記載のインターフェース。
９．前記制御手段のインターロゲーティング・シグナルの周波数にロックし、前記制御手段からインターフェースヘのアドレス信号のデコーディングに使用されるインターフェース内部の周波数標準を提供するようにアレンジされたフェーズ・ロックド・ループ回路（１００）を有することを特徴とする請求の範囲第１項、第２項、第３項、第４項、第５項、第６項、第７項または第８項記載のインターフェース。
１０．随伴するトランスデューサからのアナログ出力をデジタル信号に変換するようにアレンジされたアナログからデジタルヘのコンバータ回路（１０４）を有することを特徴とする請求の範囲第１項、第２項、第３項、第４項、第５項、第６項、第７項、第８項または第９項記載のインターフェース。
１１．随伴するトランスデューサと結合されている請求の範囲第１項、第２項、第３項、第４項、第５項、第６項、第７項、第８項、第９項または第１０項記載のインターフェース。
１２．特定の値の一定電流源から特定の値のキヤパシター（３０３）を変化させる手段（３０５、３０６）、インプット上のアナログ電圧信号値を該キヤパシターのチャージ電圧と比較するようにアレンジされた電圧コンパレータ手段（３１０、３１１、３１２）、キャパシターのチャージが０チャージから開始されるときに基準周波数のサイクルのカウントを開始するようにアレンジされたデジタルカウンタ（３０１）、シフト・レジスタ（３１６、３１７、３１８）ならびに前記キャパシターにおけるチャージが前記コンパレータによって検知されアナログ信号の値と等価であるときに前記シフト・レジスタにロードされるべき前記カウンタにおいてインスタンテーニァス・カウントを生ずるようにアレンジされたローディング回路を有することを特徴とする請求の範囲第１項、第２項、第３項、第４項、第５項、第６項、第７項、第８項、第９項、第１０項または第１１項記載のインターフェースに使用されるアナログからデジタルヘのコンバータ回路。
１３．複数の独立したアナログ信号が同時に前記シフト・レジスタに記憶されるデジタル値に補正されうるような、前記キャパシターのチャージ電圧に応答し各々がそれぞれインプットを随伴するコンパレータ手段およびロード回路を随伴する複数の前記シフト・レジスタを有することを特徴とする請求の範囲第１２項記載のアナログからデジタルヘのコンバータ。
１４．前記シフト・レジスタが、そこに記憶されるデジタル値がシリアルな形でデータのワードの部分としてそこから伝送されるようにカスケードされていることを特徴とする請求の範囲第１３項記載のアナログからデジタルヘのコンバータ。
１５．請求の範囲第１２項、第１３項または第１４項記載のアナログからデジタルヘのコンバータ回路が、随伴するトランスデューサまたはその周辺からのひとつまたはそれ以上のアナログ値がデジタル値に補正されるようにアレンジされていることを特徴とする請求の範囲第１項、第２項、第３項、第４項、第５項、第６項、第７項、第８項、第９項、第１０項または第１１項記載のインターフェース。
１６．前記アナログ値が、随伴するトランスデューサによ、って測定されたパラメータに関する値、トランスデューサが発生している周囲温度に関する値およびトランスデューサに与えられる基準電圧に関する値からなることを特徴とする請求の範囲第１５項記載のアドレス可能なインターフェース。
１７．前記補正データが、最大出力時に与えられる基準電圧に対するトランスデューサの最大スケール出力の比をあらわすワード、０出力時に与えられる基準電圧に対するトランスデューサの０スケール出力の比をあらわすワード、０スケール出力の温度係数をあらわすワード、フル・スケール出力の温度係数をあらわすワード、トランスデューサの出力曲線の特性をあらわすワード、および標準温度における、トランスデューサの周囲温度を測定する手段の出力をあらわすワードからなることを特徴とする請求の範囲第１５項または第１６項記載のアドレス可能なインターフェース。