JPS63503336A

JPS63503336A - オペレーテイング・システム機能の負荷を軽減するためのｉ／０システム

Info

Publication number: JPS63503336A
Application number: JP62507035A
Authority: JP
Inventors: ピーコツク・リチヤード・ブラウニング; マーフイ・フイリツプ・アーサー; ミシマー・デイビス・ロス
Original assignee: ユニシス・コーポレーシヨン
Priority date: 1986-11-04
Filing date: 1987-10-29
Publication date: 1988-12-02
Also published as: JPH0519179B2; WO1988003682A1; CA1306311C; DE3788346D1; EP0290533A1; EP0290533B1; DE3788346T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】衷旦オペレーティング・システム機能の負荷を軽減するためのＩ／○システム泣肌例分野本発明は超大型コンピュータ・システムの入出カシステム、特にＩ１０ソフトウェアの機能がＩ１０ハードウェア・システムで実施されているようなＩ１０システムに関するものである。

尖米技術り見回マルチプログラミングに適応される超大型マルチプロセッシング・システムや超大型シングルプロセッシング・システムは、種々の計算の中で大量のデータを必要とするため、メインメモリからディスク装置のような大容量記憶装置やテープ装置のような周辺装置までの広範囲な記憶装置が階層的に用意されている。システムには、周辺装置からディスク記憶装置、あるいは周辺装置とディスク記憶装置とからメインメモリへのデータ転送を制御するＩ１０コントローラが用意されている。

しかしながら、従来のシステムでは、中央プロセスプロセス処理装置はＩ１０命令をデコードし、それぞれの制御信号をＩ１０コントローラに送る必要があり、膨大なプロセス処理装置の処理時間を費やしてしまう、これら従来のコントローラの例が、アナンジエタ達（Ａｎｎｕｎｚｉａｔａ　ｅｔ、　ａｔ、　）の米国特許３゜４３２．８１３とカルタ達（Ｃａｌｔａ　ｅｔ、ａｌ、）の米国特許３゜４４７．１３８とに開示されている。

入出力のためのデータ転送の制御を独立して処理する分離した汎用プロセス処理装置を設けることにより、中央プロセス処理装置をＩ１０処理から自由にして、顧客のジョブにより多くの時間を割くことが試みられてきた。しかし、主中央プロセス処理装置に必要なデータが利用される前にメインメモリ内に確実に受け取られるようにするためには、２つのプロセス処理装置間に何らかの通信が必要とされる。

入出力処理は、周辺装置とメインメモリ間のデータ転送ばかりではない０例えば、Ｉ１０システムは、テープリールを巻き戻すようなデータ転送のない処理も制御しなければならない。

更に、超大型情報処理システムでは、多数の異なるバスや周辺装置制御装置があって、周辺装置からメインメモリへのあるいはその逆の処理量を最適化するために選択する必要がある。

加えて、特にディスク装置にはキャシュメモリが提供されていて、すぐに再度のアクセスを受けると思われる最も間近にアクセスされたデータ領域が格納されている。しかしながら、これらのディスクの機能は中央プロセス処理装置で走っているオペレーティング・システムによって処理されるため、顧客のジョブやタスクが走るのには更に使用時間を必要とする。

統計的には、マルチプロセッシング・システムにおいて、各プロセス処理装置の使用時間の主要な部分はオペレーティング・システム機能の実行に使用される。

この管理機能に費やされる総時間は１０％から５０％、時にはもつと高くなる。

更に、対応する中央プロセス処理装置がオペレーティング・システムの機能を実行している時間のかなりの部分が、プロセス処理の優先順位を決めるため、イベントの発生に対する処理をするため、及び入出力処理を開始させるために使用されている。もし、オペレーティング・システムから上記の機能を除くことが出来たなら、情報処理システムの処理量を十分に高めることが出来る。

図面の簡単な説明本発明の上記及び他の目的、効果、特徴は、図面と共に次の実施例によって更に明らかになる。

第１図は本発明を使用するシステムのブロック図、第２図は本発明の入出カシステムのブロック図、第３図はＩ１０プロセス処理装置とメインメモリ及びボート・アダプタ内にある本発明で使用される種々のテーブルの関連を示す図、第４図は第２図のＩ１０プロセス処理装置の配線路図、及びその関連を示す図、第６図は第２図のタスク制御プロセス処理装置の配線路図、第７図は本発明で使用されるようなディスク装置の一部分を示す図である。

吐り旦公ス盗且五概韮本発明を使用するシステムが第１図に示されている１本図に示すように、このシステムは超大型マルチプロセッシング・システムで、複数の中央プロセス処理装置ｌＯを持ち、どのプロセス処理装置からどのメモリ・モジュールをもアドレス出来るメモリ制御装置１１を介して、他方の複数のメインメモリ・モジュールと接続している。

特に本発明は、周辺装置１５とメインメモリ１２間の通信とデータ転送とを制御するＩ１０システム１３を提供するものである。更に論じられるように、Ｉ１０システム１３は、メモリ制御装置１１を介して各々の中央プロセス処理装置との通信も行う、第１図には、複数の異なるバス１３ａを介して、各々の周辺装置１５とＩ１０システム１３とを接続する複数の制御装置１４が示されている。この周辺装置１５は、バス１３ａと制御装置１４との選択的結合を介して、Ｉ１０システム１３からアクセスされる０周辺装置１５には、第１図の情報処理システムのオペレーティング・システムや重要な顧客のデータを格納する大型ディスク装置を含む、あらゆる種類の周辺装置や記憶装置が含まれる。

第１図のＩ１０システム１３が更に詳細に第２図に示されており、メモリ・インタフェース・制御装置２０を介して第１図のメモリ制御装置１１と接続される多数の異なるユニットからなっている。第２図に示すように１．■１０システム１３はタスク制御プロセス処理装置２１を有し、第１図の各々の中央プロセス処理装置１０の全てのプロセスのスケジュールを制御し、異なるプロセスが待っている種々のイベントをも監視している。Ｉ１０プロセス処理装置２２は本発明の心臓部であり、上に示された機能及び以下に更に詳細に示される全ての機能を提供する。ボート・アダプタ２４は、基本的には異なるプロトコルを使用するかもしれないが、第１図の各バス１３ａのためのバスドライバである。インタロツタ・タイマ・コントロール２５は、種々のバスに割り込みを分配し、分配キュー（ＰＱ。

ＢＱ）が二重の同時アクセスにより壊れないよう補償するキュー監視機構をも提供する。タスク制御プロセス処理装置２１は、１９８５年１１月１５日に米国出願番号７８７．７８１として出願されたジエニングス達（Ｊｅｎｎｉｎｇｓ　ｅｔ、ａｌ、　）の出願に詳細に述べられており、本発明と同じ譲受人に譲渡されている。

上に示したように、本発明では、オペレーティング・システムとこのオペレーティング・システムを実行する各中央プロセス処理装置１０とを全てのＩ１０処理から解放するので、中央プロセス処理装置１０はより多くの時間を顧客のジョブの実行に割くことが出来る。所定の中央プロセス処理装置１０がメモリ・モジュール１２の１つからのプロセスを実行していて、Ｉ１０処理に出会うと、対応するＩ１０制御ブロックが作成され、Ｉ１０命令がメモリ制御装置１１を介してＩ１０システム１３に送られ、プロセス処理装置１０は解放されてメモリ・モジュール１２の１つから次の優先順位のプロセスの実行を始める。Ｉ１０処理が終了すると、要求したプロセスはプロセスの優先リスト内に再びスケジュールされ、次に動作可能な中央プロセス処理装置１０により実行される。

第２図のＩ１０プロセス処理装置２２を詳細に説明する前に、まず第３図に示されたＩ１０プロセス処理装置により使用されるデータ構造のつながりやテーブル間のつながりを説明する。Ｉ１０開始命令（ＡＳＹＮＣ−ＳＣＨＥＣＵＬＥコマンド）は第３図及び第４図の入力メツセージ・バッファ３０により受け取られる。

第３図には４ワードからなる１つのコマンドが示されている。

第１のワードは、処理コマンドと本発明のシステム及び上述のジエニングス達（Ｊｅｎｎｉｎｇｓ　ｅｔ、ａｌ、　）の出願においてスタックとして示されている開始したプロセスの指示とを含んでいる。

メツセージ（命令）の第２のワードは、Ｉ１０処理により使用されるデバイスを識別するデバイス番号を含んでいる。第３のワードは、以下により詳細に述べるように、中央プロセス処理装置により作成されてメインメモリ内に格納されているＩ１０制御ブロック（Ｉ　０ＣＢ）への指示を含んでいる。第４のワードは、コマンド開始の時間を含んでいる。

Ｉ１０プロセス処理装置は、第３図及び第４図のデバイス・テーブルをアドレスするデバイス番号を得る。このデバイス・テーブルは、デバイスの現在の状態を含むシステム内の各デバイスのための登録を含んでいる。そして、もしデバイスが使用不能あるいはアイドル状態でない場合は、デバイス制御ブロックがデバイスがアイドルになるまで、メインメモリ内のデバイス・キューに格納される。尚、本発明で使用される言葉“デバイス”は、第１図のバス１３ａ、第１図の制御装置１４及び周辺装置１５を意味している。もしデバイスがアイドルなら、第３図及び第４図のバス群テーブル４６が参照され、通常は周辺装置であるデバイスをアクセスするのに、どの制御装置と関連バスとを使用するかが決められる。第３図では、パス群テーブル４６内の登録は、３つの制御装置が使用可能であることを示している。装置に使われる制御装置は同じ優先順位であり、Ｉ１０プロセサはバス選択アルゴリズムにより各制御装置の負荷が良いバランスを保つようにしている。制御装置に使われるバスは、優先順に制御装置のパス群登録内にリストされている。所定のデバイス（通常は装置）に対し一部バスと制御装置の組み合わせが決められると、第２図のインクロック・タイマ制御ユニット２５のインタロック翻訳テーブル２５ａが参照される。インタロック・タイマ制御を通して所定のバス・キューがロックされる。制御ブロックはバス・キュー内にキューイングされる。バス・キューがアンロックされて、Ｉ１０バスは再びインクロック・タイマ制御を通して割り込みを受ける。

デバイスが選択されると、逆にメモリ内の装置に対する間接参照キューが参照される。第３図のデバイス・キュー６ｏの内容は、ちょうどその間接参照（Ｑヘッダ）を指示している。

これにより今度は、Ｉ１０プロセス処理装置によるメインメモリからの特定の制御ブロックの読み出しが可能となり、すぐに実行できなかったブロックがＩ１０プロセス処理装置へ渡される。同様に、バス群が選択された後、選択されたバスや制御装置のための制御ブロックを示すＱヘッダを含むバス・キュー６２が参照される。これら制御ブロックあるいはその一部は、Ｉ１０処理が完了するまで選択された制御装置等に渡されている。Ｉ１０処理が終了すると、制御ブロックはメインメモリに返され、第２図のタスク制御プロセス処理装置２１により要求したプロセスが再びスケジュールされる。

☆ましい　の二　田ｔ′日本発明のＩ１０プロセス処理装置のブロック図が第４図に示されている。このＩ１０プロセス処理装置は、異なる部分を同時に制御する３つの異なる制御シーケンサ（制御貯蔵部）３１．４１．５１により制御される。このため、第４図のＩ１０プロセス処理装置は、メツセージの処理が実際に始まる前にメツセージ受領信号を第１図の要求した中央プロセス処理装置に送ることが出来るので、要求した中央プロセス処理装置の解放が早くでき、他の顧客のタスクに渡すことが可能である。

メモリ制御シーケンサ５１は、主入力バス（メモリ読み出しバス）を制御し、読み出しレジスタ３０ａと３０ｂとを介してメツセージをメツセージ−人力データ・バッファ３ｏに渡す。

更に、主要制御シーケンサ３１は、実行されている特定のコマンドに対応してデバイス、装置や他のアドレスを算出するために使用される主算術論理ユニット３３を制御する。ＡＬＵ３３への入力は、Ｂレジスタ３４とアキュムレータ３５を介して、マルチプレクサ３６とマルチプレクサーローデータ３７とにより提供される。ＡＬＵ３３の出力は、ローカルメモリ内の結果を更新し、フィールド走査のためにローデータを更新し、インタロツタ・インタフェースを駆動し、パラメータをそのＢレジスタを通して補助制御シーケンサに送るために使用される。

ＡＬＵ３３の出力は、マルチプレクサーローデータ３７からアキュムレータ３５に送られ更に走査されるか、あるいはインターロック・インタフェース３９に渡されて、マルチプレクサ３８を介してローカルメモリ内に結果が保存される。マルチプレクサ３８は、情報をインクロック・インタフェース３９に送る場合には、Ｂレジスタ３４からも情報を受け取る。

第２図に戻って、種々のユニットは２つのバスによって接続されている。１つは第１図のメモリ制御装置１１を介してメインメモリと通信をするメモリ・インタフェース制御バス（ＭＩＣ）、もう１つはボート・アゲブタ２４及びインクロック・タイマ制御ユニット２５と通信をするインタロック・タイマ制御バス（ＩＴＣ）である、第４図ではＩ１０プロセス処理装置は、メモリ読み出しバスとメツセージ−人力データ・バッファ３０とを介して、更にメモリ出力レジスタ５６とメモリ書き込みバスとを介してＭＩＣバスと通信する。第４図のＩ１０プロセス処理装置はインタロック・インタフェース３９を介して、インタロック・タイマ制御バス（ＩＴＣ）と通信する。

続いて第４図で、Ｉ１０プロセス処理装置には補助演算論理ユニット４３とラベルが付いていないが特有の入出力レジスタとマルチプレクサとが用意され、主要制御シーケンサ（制御貯蔵部）３１により、補助制御シーケンサ（制御貯蔵部）４１の制御の下にある補助ＡＬＵ４３と関連レジスタとによりタスクの負荷を軽減する。

主要制御貯蔵部３１から補助制御貯蔵部４１にタスクを転送するために、主要制御貯蔵部３１はパス群テーブルメモリの予備領域内に処理コードと関連パラメータを挿入し、補助シーケンサ割り込みをセットすることにより、補助制御貯蔵部すると、結果をバス群テーブルメモリの予備領域に書き込み、補助シーケンサ割り込みをリセットする。補助制御貯蔵部４１と関連回路はデバイス・テーブル４５に格納されている選択されるデバイスの状態を判定するタスクを完了し、バス群テーブル４６をアドレスすることにより、特定のバス−制御装置の組を選択するために使用される。更に、ディスクのキャッシングに必要な算術演算にも使用される。

今迄述べた第４図のＩ１０プロセス処理装置の機構は、主にスタートＩ１０命令、特にＡＳＹＮＣ−ＳＣＨＥＤＵＬＥ命令の受付けと特定のデバイス（装置）の選択とを制御し、メインメモリからバスを駆動する選択された制御装置とボート・アダプタへと、続いて起るＩ１０制御ブロックの転送のために、バス−制御装置の組み合わせを対応させるように振舞って来た。

第４図のＩ１０プロセス処理装置からの情報の転送を制御するために、メモリ制御シーケンサ（制御貯蔵部）５１が提供され、両制御貯蔵部３１と５１とがローカルメモリ５２をアクセスして、主要制御貯蔵部３１と同時にしかし同期してこの転送を制御する。この同期は、ローカルメモリ５２内の２つの分離されたハードウェア・キュー構造により達成される。

ローカルメモリは周囲の回路の２倍の周波数で走るように設計されているので、各マシンサイクル間にメモリ制御シーケンサは所定の部分を読み出すことが出来、主要制御シーケンサは所定の部分を読み書き出来る。ｐｃｓはキュー領域に登録を書き込んで（ＱをフェッチあるいはメツセージＱを格納し）、ＭＣ３に要求をする。ＭＣ５はキューを読んで、ＬＭ内のデータをアクセスして要求に対応するサービスを行う。

第４図において、ボート・アゲブタ及び第２図の他の装置からのデータや情報の転送は、種々の目的を遂行するローカルメモリ５２を介して、インクロック・インタフェース３９から受け取られる。メインメモリへの情報転送は、マルチプレクサ５３、足場レジスタ５４．コマンド修飾ユニット５５とメモリ出力レジスタ５６とを介して行なわれる。コマンド修飾ユニット５５により発生された修飾コマンドは、コマンド更新機能ユニット５７を介して元に戻される。

要求されたデバイスがアイドル状態でないあるいは使用不能の場合には、メモリ内のキューにデバイス制御ブロック・メツセージを格納するため、キュー・ヘッダとＩ１０制御ブロック（ＩｌｏＣＢ）に対する指示がなされていた。これを第５Ａ図〜第５Ｄ図により更に詳細に説明する。これら種々の情報の構造は、本発明のシステムに対して予約されＩ１０仕事仕事上して取って置かれたメインメモリの一部に格納されている構造を表わしている。

第５Ａ図は、メインメモリ内のシステムの各々のデバイスに対して１つあるデバイス部のテーブルを示す図である。ここで、デバイスは第１図のＩ１０バス１３ａの１つ（特に、対応するバスを駆動する第２図のボート・アダプタ２４の１つのバス）、第１図の制御装置１４の１つ、あるいは第１図の周辺装置の１つであってもよい、第５Ａ図に示すように、デバイスとしては１２８迄のＩ１０バスと、５１２迄の制御装置（Ｉ１０バスの数より下の）と、残りはＩ１０バスと制御装置の数より下の４０９６迄の周辺装置が可能である。

それぞれのデバイス部は、以下に詳細に述べるように、異なるＩ１０制御ブロック（ＩＯＣＢ）に対するポインタ（メモリアドレス）を含む２つのキュー・ヘッダを有し、このブロックはシステム内のデバイスにより現在実行されている各々の処理に対応している。ユニット・デバイス部は例外で、ただ１つのキュー・ヘッダを有し、残りの部分はスクラッチ・パッド・メモリとして使用される。

各キュー・ヘッダの一般的フオーマットが第５Ｂ図に示されており、ユニット・スクラッチ領域のフォーマットが第５Ｃ図に示されている。第５Ｂ図でキュー・ヘッダは４つの制御ワードからなっている。第１のワードは、制御と状態との情報を有する。第２のワードは、特定のデバイスに対するメインメモリの最初のＩ１０制御ブロックの先頭をポイント（アドレス）している、第３のワードは、メインメモリの最後の最近のＩ１０制御ブロックをポイント（アドレス）していて、これら２つのポインタは、問題のデバイスに対し要求された異なるジョブあるいはタスクのために一緒にリンクされている、制御ブロックの先頭と後尾との特定のキューを示している。このことが第５Ｄ図に更に完全に示されている。

第５Ａ図の説明の終りに、Ｉ１０バス・デバイス領域は、されるバス・キュー・ヘッダを有している。これらデバイス領域は、対応するボート・アダプタを通してデバイス処理の結果の転送を制御するためのキュー・ヘッダをも有している。

各々の制御装置・デバイス部は、対応する制御装置・ブロックを前述したパス− 制御装置と組み合わされて選択された各々の制御装置に渡すためのバス・キュー・ヘッダと、制御装置のために未処理の制御ブロックをポイントするユニット・キュー・ヘッダとを有する。このバス・キュー・ヘッダとユニット。

キュー・ヘッダは第３図に関連して前述されている。

次に第５Ｄ図により、本発明の特定のデバイスに要求された異なるジョブあるいはタスクのための、制御ブロックの互いのリンクのキューイング機構を説明する。上に示したように、デバイスへのほとんどの要求は、第１図の周辺装置に対する要求であり、各々のデバイスに要求された各ジョブやタスクのためのＩ１０制御ブロックがある。

入力メツセージが第３図、第４図の入力メツセージ・バッファ３０に入力されると、ジョブがそのデバイスで実行されるために、デバイス番号と特定の制御ブロックへの指示（メモリアドレス）とが記入される。もしデバイスがアイドルならば、制御ブロックがフェッチされてバスが選択され、選択された制御装置のバスにＩ　ＯＣＢがリンクされ、その制御装置にサービスするＩ１０バスはすでに述べたＩＴＣ機構を通して割り込みを受ける。もしデバイスが使用不能である場合は、第５Ｄ図に示したように、制御ブロックの指示が特定のデバイス・キュー・ヘッダ内の後尾のポインタとして挿入される。もしユニット・キューが空であったなら、先頭ポインタとして挿入される。ユニット・キュー制御ワード内のあるフィールドが、デバイスがアイドルであることを表わしている。そのデバイスに更に特定の要求があると、第５Ｄ図に示したように、要求された第２の制御ブロック・アドレスが、次のリンクのメモリアドレスとして、先頭Ｉ１０制御ブロック内と特定のデバイス・キュー・ヘッダの後尾ポインタ内に挿入される。

この方法により、特定のデバイスに対する多くの要求が本発明のキュー機構によってキューイングできる。

第５Ｄ図に示されるように、時４種々のＩ１０制御ブロックが第４図のＩ１０プロセス処理装置により使用され、種々のデバイス・コマンドを通信して、本質的にデバイスの転送を行なう、デバイスは、フリー、セイブ、レディあるいは停止の４つの状態の１つである。第４図のプロセス処理装置により達成されるデバイスの管理手順は、例えば、デバイスをフリー状態からセーブ状態に移すＡＣＱＵＩＲＥと、セーブ状態からレディ状態に移すＲＥＡＤＹと、レディ状態から停止状態に移す５ＵＳＰＥＮＤと、レディ状態からセーブ状態に移す５ＡＶＥと、セーブ状態からフリー状態に移すＦＲＥＥとを含む。これら手順は、所定のデバイスが正しい初期状態でない場合を含む種々の原因によるエラーによって、オペレーティング・システムに戻ることができる。

どのデバイスの状態も、ＩＯＰ内の第４図のデバイス・テーブル４５に保持されている。

第５Ｃ図に戻って、すでに開示された本発明の機構によって提供されるある機能が示される。これら特徴の１つは、ディスク・ミラーの技法であり、重要なデータの１つ以上のコピーを分離したディスク・デバイスに保存して、重大なディスクの故障の場合でもシステムを走り続けさせることができる。

第４図のＩ１０プロセス処理装置は、２つの主な方法でディスク・ミラーを達成する。第１には、ミラーセットに対するディスク読み出しにおいて、ミラーセットの中から要求を転送する最良のユニットが選択される。ディスク・アクセスを完了するには遅延の主要な要素として、ディスク・アームが正しいシリンダとトラックまで動く時間であるシークタイムと、シークが完了した後データが実際にディスクのリード・ヘッドの下に来るまでの時間である回転潜伏期と、媒体から所望のデータを引き出すに必要な時間であるデータ転送とがある。ディスク機構に親しくない読者のために、第７図に各々のトラックなＡ。

Ｂ、Ｃ，・・・で示したディスク５９の一部が示されている。

第４図のプロセス処理装置はミラーセットから読み出しユニットを選択することにより、シークタイムを最小にするよう試みている。Ｉ１０プロセス処理装置がディスク・ミラーを達成する第２の方法は、ディスク書き込み時に、プロセス処理装置が単一の論理書き込みの形成と、時間の計算と結果の書き込みと、開始した顧客への１回の返答の送信との各々のディスク書き込みの全てを同時に行なうことである。この最後の場合に、第５Ｃ図のユニット・スクラッチ領域の第２と第３のワードが使用される。

本発明の機構により達成されるもう１つの特徴は、ディスク・キャッシングである。Ｉ１０プロセス処理装置が必要とする時間を減少させるため、第４図のプロセス処理装置はメインメモリ内のディスク・キャッシュを管理するハードウェアが実施されている。全システムの実績にとって唯一の重要な周辺装置は、オペレーティング・システムや顧客のデータベースや他の頻繁にアクセスされる情報を格納するディスク装置である。第４図のプロセス処理装置は、システム・メモリの非常に大きな領域を割り当てて、間隔が長くなり頻繁に同じトラックをアクセスしたい時には、現在アクセスされているディスク・トラックのコピーを保持させる。この長所は、ディスクの特定のトラックへの異なるアクセス要求を、対応するディスクをアクセスするのに使用する対応バスと制御装置とに過度に拘束することである。ディスク・キャッシュに的中したＩｌｏは、通常のディスク・アクセスよりも約３乗の早さで完了する。

この目的で、第５Ｃ図のユニット・スクラッチ領域の第４のワードが第４図のプロセス処理装置により使用される。

第２図に関連して上述したように、本発明のＩ１０システムはタスク制御プロセス処理装置２１を備え、第１図のそれぞれの中央プロセス処理装置１０の全プロセスのスケシーリングを行ない、Ｉ１０処理も含めて異なるプロセスが待っている種々のイベントを監視している。このように、顧客のプロセスが待っているイベントのいくつかはＩ１０処理を含むので、第２図のＩ１０プロセス処理装置２２とタスク制御プロセス処理装置２１との間にはある協力関係がある。

タスク制御プロセス処理装置２１の機能図が第６図に示されている。この中に示されている２つの主な機能要素は、プロセス・テーブル６１とイベント・テーブル６０ａとである。プロセス・テーブル６１とプロセス・統計テーブル６０ｂとは、第１図のシステムで走るようにスケジュールされた全タスクやプロセスの状態についての情報を有している０本発明の具体例では、どの時点においてもシステムに４にのそのようなタスクやプロセスが走ることが出来る。

プロセス・テーブル６１内のプロセスの状態情報は、含まれるプロセスの優先順位に従って、プロセス・キューあるいはプロセスのリンク・リストとして並べられている。上に示したように、このタスク制御プロセス処理装置は、上で参照したジエニングス達（Ｊｅｎｎｉｎｇｓ　ｅｔ　ａｌ、）の米国特許７８７．７８１に詳説されている。

本出願の残りの部分で使用されるように、用語“タスク“と“プロセス”と“スタック”とは同意であり、スタックはメインメモリ内の普通の物理的場所であり、各タスクやプロセスは互いに独立して対応するスタック空間を占めている。

このように、用語“スタック番号”と“タスク番号”と“プロセス番号”とは同義に使用され、対応するプロセス状態情報の第６図のプロセス・テーブル６１に対する実際のアドレスである。

イベント・テーブル６０ａは、システム上に走っている顧客のプロセスにより呼び出される種々のイベント指定（本出願ではＩ１０処理）の状態のような情報を容れるのに使用される。

第６図の具体例では、いつでも最大５１２にのそのようなイベントが利用されている。第１図の特定のプロセス処理装置１０によって実行されているプロセスがイベント指定を必要とする時は、第６図のタスク制御プロセス処理装置からの指定の割り当てを要求し、タスク制御プロセス処理装置は割り当てられていないイベント指定をそのプロセスに割り当て、イベント・トークンをイベント指定を要求したプロセスのメインメモリ内の固有のスタックの先頭に送る。イベント・テーブル６０ａは、イベントが割り当てられたことを示すためイベント情報を格上げする。イベント・トークンは、イベント・テーブル６０ａに対するイベント・アドレスと、第１図のプロセス処理袋Ｎ１０の１つが誤って同じイベント・トークンを作成しないように、あるコード化されたビットとからなっている。イベント・テーブル６０ａは、すでに割り当てられた特定のイベントを要求する種々のプロセスのリンク・リストを維持し、イベントが自由であったり自身のプロセスで解放された場合に、そのイベントを要求している最も優先順位の高いプロセスへそのイベントを割り当てるためにも使用される。

イベント指定では、イベントが割り当てられた特定の機能を記入しない、これは要求しているプロセスにより実施される。

イベント・テーブル６０ａは、イベントの状態を保持する目的で使用される０例えばイベントが割り当て可能か、イベントが起こったか、そのイベントをどのプロセスが待っているか等。

第６図の説明を続けると、支持回路６２は、イベント・テーブル６０ａと統計テーブル６０ｂとリンク・テーブル６０ｃとに情報フィールドを挿入するばかりでなく、必要なフィールドを引き出すためにも使用される。ローカルメモリ６３は出力バッファとして使用され、現在どのプロセスが第１図の各プロセス処理装置１ｏで走っているかを示すプロセス処理装置テーブルを保持している。

第１図の他のプロセス処理装置へのメツセージの伝達は、第６図の出力レジスタ６９から第１図のメモリ制御装置１１を介して行なわれる。メツセージは制御装置１１から入力レジスタ６５を通ってメツセージ・バッファ６４に受けられる。

第６図に示したように、前述の種々の機能ユニットは算術論理ユニット入力マルチブレフサ６８を通して算術論理ユニット・モジュール６６への入力を持っている。算術論理ユニット・モジュール６６は、上述のプロセスの優先順位の処理とシステムの他のプロセス処理装置へのメツセージの作成とに使用される。第６図の全機能ユニットはシーケンス制御貯蔵部６０の制御下に置かれ、メツセージ・バッファ６４による外部プロセス処理装置の要求を受けることにより駆動される。要求コマンドは制御貯蔵部６０によりデコードされる。

タスク制御プロセス処理装置２１は、主制御プログラムからほとんどの時間を資す多くの機能を除き、第２図のＩ１０プロセス処理装置２２と共に主制御プログラムからＩ１０処理に含まれるほとんどの機能を除くように設計されている。このように、本発明ではプロセス処理装置が特定の顧客のプロセスを実行中に、メインメモリにないデータを参照する場面に出金った場合に、第２図のタスク制御プロセス処理装置２１がそのプロセスにイベント・トークンを割り当てることを要求し、第２図のＩ１０プロセス処理装置２２と第４図のメツセージ−人力データ・バッファ３０とに転送されるＩ１０開始命令（ＡＳＹＷＣ／５ＣＨＥＤＵＬＥコマンド）を生成するため、Ｉ１０手続きを呼び出す、１１０プロセスが完了した時は、主要制御シーケンサ３１が、Ｉ１０プロセス処理装置２２からタスク制御プロセス処理装置２１へ送られるメツセージを生成する０次に、イベント・テーブル６０ａの特定のイベント位置の特定ビットをセットして、現在指定イベントを待っている全てのプロセスを目覚ませる。このプロセスは中央プロセス処理装置の介入なしに、タスク制御プロセス処理装置によって、優先順位に従って第１図の次に動作可能なプロセス処理装置１０による実行のために再びスケジュールされる。

上記には、後のＩ１０要求がすぐに同じトラックをアクセスする高い確率があるので、各時点でディスクからセグメントをフェッチして全トラックをメインメモリに読み出すというディスク・キャッシングに対して簡潔な記載はなされた。システム内の全てのディスクに対して、メインメモリ内にディスク・キャッシュを保持することにより、第１図の種々のバス１３ａに対する要求と制御装置１４に対する要求との衝突が非常に少なくなる０本発明を使用した型の超大型情報処理システムにおいては、永久記憶装置として多くのディスクを必要とする場合にもオペレーティング・システムが余り大きくないばかりか、非常に頻繁にアクセスや更新がされる顧客銀行勘定等の重要な顧客データベースにおいても同様である。このことは、第１図の周辺装置１５がシステムの負荷を軽減するためにテープ装置以外は全てディスク装置であるような状況においても珍しくない。

Ｉ１０移動のためには大量の記憶装置が必要なため、メインメモリのかなりの部分がＩ１０処理に割り当てられる。このように第１図において、メモリ・モジュール１２ａは上述のＩ１０仕事領域として割り当てられ、メモリ１２ｂと１２ｃとはディスク・キャッシュとして、残りのメモリ・モジュールが顧客のプログラムやデータに割り当てられる。

データ領域をメモリ・モジュール１２ｂのディスク・キャッシュに（から）、メモリの顧客部分内の顧客のデータベースから（に）転送する目的のために使用される、第２図のデータ転送ユニット２３を説明する。製造経費の理由から、このユニットは、第４図において補助制御シーケンサとその制御下にあるユニット及びデバイス・テーブル４５とパスグループ・テーブル４６が使用されない以外は、Ｉ１０プロセス処理装置２２を具体化した回路板であり、第４図に詳細に示されている。しかしながら、このデータ転送ユニットは、結局第１図の全Ｉ１０システム１３を制御するＩ１０プロセス処理装置に対して実際にはスレーブとなるように、制御貯蔵部にはＩ１０プロセス処理装置とは異なるマイクロコードによる手順を有している。

処理中は、ＡＳＹＮＣ−ＳＣＨＥＤＵＬＥコマンドが第４図のメツセージ−人力データ・バッファ３０に受け取られ、選択されたデバイスがディスクであることが確定したときは、主要制御シーケンサ３１がメインメモリ内のディスク・キャッシュを検索する。

もし処理が読み出しならば、Ｉ１０プロセス処理装置内の第４図の主要制御シーケンサ３１は通常のキューイング構造を使用して、データ転送ユニット内の対応する制御貯蔵部に指示して、そのデータ項目をメインメモリのディスク・キャッシュからメインメモリの要求プロセスの顧客部分へ転送する。

もし検索中にエラーがあれば、第４図の主要制御シーケンサ３１はＩ１０仕事空間内に新しい制御ブロックを作って適当に選択されたボート・アダプタ２４に転送し、所定のディスクの対応するトラックをアクセスして、ボート・アダプタを通して全トラックをメインメモリのディスク・キャッシュ部へフェッチ・バックする。この転送中に、特に選択されたデータ項目がディスク・キャッシュに格納された時には、第２図のＩ１０プロセス処理装置２２はデータ転送ユニット２３に合図して、ディスク・キャッシュからその項目をフェッチし、メモリ内の要求プロセスの顧客部分へ転送する。

同様の逆のプロセスがディスク書き込みに使用される。

ＡＳＹＮＣ−ＳＣＨＥＤＵＬＥ：］　マントがディスク書き込ミノ場合は、Ｉ１０プロセス処理装置はディスク・キャッシュ内を検索し、対応するディスク・トラックが格納されているかを見て、格納されていればＩ１０プロセス処理装置は第２図のデータ転送ユニット２３に合図し、そのデータをメインメモリの顧客部分から特定のディスク・トラックに転送し、特定のボート・アダプタにディスク・トラックがフェッチされている特定のディスクを更新させる。でなければ、ディスク書き込み処理が周辺装置への他のデータ転送と同様に実行される。

ｉｉｇ、５Ｂ（特許法第１７条の２第１号の規定による補正）手続補正書昭和６３年　９月　８日

Claims

【特許請求の範囲】

１．少なくとも１つの中央プロセス処理装置と、該少なくとも１つの中央プロセス処理装置によって実行される複数のプロセスを格納するメモリとを有し、前記プロセスが完了する前に発生する異なるＩ／Ｏイベントを必要とするプロセツシング・システムにおいて、前記少なくとも１つの中央プロセス処理装置に接続して、現在実行中のプロセスにＩ／Ｏ処理が要求されたことを表わすイベント・トークンを割り当てるコマンドを受け取り、現在実行中のプロセスが書き込み状態であることを示す手段を有するタスク制御プロセス処理装置と、該タスク制御プロセス処理装置と前記少なくとも１つの中央プロセス処理装置とに接続して、入出力開始コマンドを受け取る入出力プロセス処理装置とを備え、該入出力プロセス処理装置は、前記タスク制御プロセス処理装置に接続して、前記タスク制御プロセス処理装置に前記入出力プロセスが完了したことを合図することを特徴とする入出力システム。
２．前記タスク制御プロセス処理装置は、前記接続手段と接続し、種々のイベント・トークンについてのトークンが割り当てられたか及びイベントが発生したかを含むステータス情報を格納するイベント・テーブル手段を備えることを特徴とする請求の範囲第１項記載の入出力システム。
３．実行可能なプロセスを含み、前記プロセツシング・システムにより実行されるためにスケジユールされ、指定した優先順位に対応して並べられてプロセスのプロセス指定を格納するプロセス・テーブル手段を更に備えることを特徴とする請求の範囲第２項記載の入出力システム。
４．前記プロセス・テーブル手段と接続して、前記プロセツシング・システムにより新たなプロセスが実行のためスケジュールされた時に、前記プロセス・テーブル手段内で種々のプロセス指定の優先順位を変更する優先順位処理手段を更に備えることを特徴とする請求の範囲第３項記載の入出力システム。
５．前記イベント・テーブル手段は、特定のプロセスに割り当てられた全イベント・トークンのリング・リストを含むことを特徴とする請求の範囲第４項記載の入出力システム。
６．前記イベント・テーブル手段は、各特定のイベント・トークンの獲得を要求した全プロセスのリストを格納するリンク・テーブル手段を含むことを特徴とする請求の範囲第５項記載の入出力システム。
７．前記イベント・テーブル手段は、割り当てられた各イベント・トークンの発生を待つ全プロセスのリストを格納するリンク・テーブル手段を含むことを特徴とする請求の範囲第６項記載の入出力システム。
８．少なくとも１つの中央プロセス処理装置と、該少なくとも１つの中央プロセス処理装置によつて実行される複数のプロセスを格納するメモリとを有し、前記プロセスが完了する前に発生する異なるＩ／Ｏイベントを必要とするプロセツシング・システムにおいて、前記少なくとも１つの中央プロセス処理装置に接続して、現在実行中のプロセスにＩ／Ｏ処理が要求されたことを表わすイベント・トークンを割り当てるコマンドを受け取り、現在実行中のプロセスが書き込み状態であることを示す手段を有するタスク制御プロセス処理装置と、該タスク制御プロセス処理装置と前記少なくとも１つの中央プロセス処理装置とに接続して、入出力開始コマンドを受け取る入出力プロセス処理装置とを備え、該入出力プロセス処理装置は、前記タスク制御プロセス処理装置に接続して、前記タスク制御プロセス処理装置に前記入出力プロセスが完了したことを合図し、前記タスク制御プロセス処理装置は、割り当てられた各イベント・トークンの発生を待つ全プロセスのリストを格納するリンク・テーブル手段を持つイベント・テーブル手段を有することを特徴とする入出力システム。
９．前記タスク制御プロセス処理装置は、前記接続手段と接続し、種々のイベント・トークンについてのトークンが割り当てられたか、及びイベントが発生したかを含むステータス情報を格納するイベント・テーブル手段を備えることを特徴とする請求の範囲第８項記載の入出力システム。
１０．前記接続手段と接続し、前記プロセツシング・システムにより実行されるためにスケジュールされ、指定した優先順位に対応して並べられてプロセスのプロセス指定を格納するプロセス・テーブル手段を更に備えることを特徴とする請求の範囲第９項記載の入出力システム。
１１．前記プロセス・テーブル手段と接続して、前記プロセツシング・システムにより新たなプロセスが実行のためスケジユールされた時に、前記プロセス・テーブル手段内で種々のプロセス指定の優先順位を変更する優先順位処理手段を更に備えることを特徴とする請求の範囲第１０項記載の入出力システム。
１２．少なくとも１つの中央プロセス処理装置と該少なくとも１つの中央プロセス処理装置により実行される複数のプロセスを格納するメモリとを有し、前記プロセスは異なる入出力イベントの発生を必要とするプロセツシング・システムであつて、前記メモリと接続する入出力プロセス処理手段と、複数の制御手段と、複数の周辺装置と、該周辺装置を種々の前記制御手段と接続し、前記制御手段を前記入出力プロセス処理手段に接続する複数のバスとを備え、前記入出力プロセス処理手段は、特定のユニツトと該ユニツトの処理を制御するためのメモリ内の制御ブロツクヘの参照とが記された入出力処理コマンドを受け取る入力バツフアと、前記各ユニツトの現在の活動状態が記されたデバイス・テーブルと、前記要求された周辺装置がすでに処理中の場合に、前記メモリをアドレスし、周辺装置の第２の処理要求の入出力制御ブロツクのアドレスを、第１の周辺装置の処理の制御ブロツクにリンクするコントロール手段とを有することを特徴とするシステム。
１３．前記メモリは、システム内の周辺装置や制御手段やバスの各々のデバイスに対して１つの区域を持つデバイス・テーブルを有し、各デバイス区域は該デバイスが処理中はデバイスの制御ブロツクをアドレスする配置を含むことを特徴とする請求の範囲第１２項記載のシステム。
１４．前記デバイス・テーブルの各デバイス区域は、要求された最初のデバイス処理のための制御ブロツクのアドレスを格納する場所と、要求された最後のデバイスを処理のための制御ブロツクのアドレスを含む場所とを有することを特徴とする請求の範囲第１３項記載のシステム。
１５．前記デバイス・テーブル区域の１部分は、入出力バス処理のために取つておくことを特徴とする請求の範囲第１４項記載のシステム。
１６．前記デバイス・テーブルの１部分は、制御手段の処理のために取つておくことを特徴とする請求の範囲第１５項記載のシステム。
１７．前記デバイス・テーブル区域の１部分は、周辺装置の処理のために取つておくことを特徴とする請求の範囲第１６項記載のシステム。
１８．入出力システムとメモリとの組み合せにおいて、前記メモリと接続する入出力プロセス処理手段と、複数の制御手段と、複数の周辺装置と、該周辺装置を種々の前記制御手段と接続し、前記制御手段を前記入出力プロセス処理手段に接続する複数のバスとを備え、前記入出力プロセス処理手段は、特定のユニツトと該ユニツトの処理を制御するためのメモリ内の制御ブロツクヘの参照とが記された入出力処理コマンドを受け取る入力バツフアと、前記各ユニツトの現在の活動状態が記されたデバイス・テーブルと、前記要求された周辺装置がすでに処理中の場合に、前記メモリをアドレスし、周辺装置の第２の処理要求の入出力制御ブロツクのアドレスを、第１の周辺装置の処理の制御ブロツクにリンクするコントロール手段とを有することを特徴とするシステム。
１９．前記メモリは、システム内の周辺装置や制御手段やバスの各々のデバイスに対して１つの区域を持つデバイス・テーブルを有し、各デバイス区域は該デバイスが処理中はデバイスの制御ブロツクをアドレスする配置を含むことを特徴とする請求の範囲第１８項記載のシステム。
２０．前記デバイス・テーブルの各デバイス区域は、要求された最初のデバイス処理のための制御ブロツクのアドレスを格納する場所と、要求された最後のデバイスを処理のための制御ブロツクのアドレスを含む場所とを有することを特徴とする請求の範囲第１９項記載のシステム。
２１．前記デバイス・テーブル区域の１部分は、入出力バス処理のために取つておくことを特徴とする請求の範囲第２０項記載のシステム。
２２．前記デバイス・テーブルの１部分は、制御手段の処理のために取つておくことを特徴とする請求の範囲第２１項記載のシステム。
２３．前記デバイス・テーブル区域の１部分は、周辺装置の処理のために取つておくことを特徴とする請求の範囲第２２項記載のシステム。
２４．少なくとも１つの中央プロセス処理装置と該少なくとも１つの中央プロセス処理装置により実行される複数のプロセスを格納するメモリとを有し、前記プロセスは異なる入出力イベントの発生を必要とするプロセツシング・システムであつて、前記メモリと接続する入出力プロセス処理手段と、複数の制御手段と、複数の周辺装置と、該周辺装置を種々の前記制御手段と接続し、前記制御手段を前記入出力プロセス処理手段に接続する複数のバスとを備え、前記入出力プロセス処理手段は、特定のユニツトと該ユニツトの処理を制御するためのメモリ内の制御ブロツクヘの参照とが記された入出力処理コマンドを受け取る入力バツフアと、前記各ユニツトの現在の活動状態が記されたデバイス・テーブルと、前記要求された周辺装置がすでに処理中の場合に、前記メモリをアドレスし、周辺装置の第２の処理要求の入出力制御ブロツクのアドレスを、第１の周辺装置の処理の制御ブロツクにリンクする制御手段とを有することを特徴とするシステム。
２５．前記メモリは、システム内の周辺装置や制御手段やバスの各々のデバイスに対して１つの区域を持つデバイス・テーブルを有し、各デバイス区域は該デバイスが処理中はデバイスの制御ブロツクをアドレスする配置を含むことを特徴とする請求の範囲第２４項記載のシステム。
２６．前記データ・トランスフア手段は、前記入出力プロセス処理手段がデータ・セグメント・トラツクを前記デイスク・ドライブ手段の１つから前記デイスク・キヤツシユ領域に転送している間に、データ・セグメントを前記デイスク・キヤツシユ領域から前記デイスク・キヤツシユ領域から前記メモリの第１の部分に転送する第１の手段を備えることを特徴とする請求の範囲第２５項記載のシステム。
２７．前記入出力手段は、前記少なくとも１つの中央プロセス処理装置が前記メモリの前記第１の部分からのリード処理を要求した時に、特定のトラツクの前記デイスク・キヤツシユ領域を検索する検索手段を備え、前記データ転送手段は、もしそのトラツクが前記デイスク・キヤツシユ領域内に存在するならば、前記データ・セグメントを前記指定トラツクに転送する第２の手段を備えることを特徴とする請求の範囲第２６項記載のシステム。
２８．前記入出力プロセス処理手段は、セグメントが前記デイスク・キヤツシユ領域内の対応のトラツクに格納されている場合に、前記データ・セグメントをデイスク・ドライブ手段内の特定の１つの前記トラツクに転送することを特徴とする請求の範囲第２７項記載のシステム。
２９．少なくとも１つの中央プロセス処理装置と、該少なくとも１つの中央プロセス処理装置により実行される、実行の完了以前にＩ／Ｏ処理の発生を必要とする複数のプロセスを格納する第１の部分と、デイスク・キヤツシユ領域として取つて置かれる第２の部分とを持つメモリとを有するプロセツシング・システムであつて、データ及び他の情報を格納するトラツクを有する複数のデイスク機構と、前記デイスク・ドライブ手段と前記メモリとの間に接続され、前記少なくとも１つの中央プロセス処理装置がデータ・セグメントを１つの前記デイスク・ドライブ手段内のトラツトからフエツチすることを要求した場合に、前記メモリの前記デイスク・キヤツシユ領域内の記憶された全トラツクのデータをフエツチする入出力プロセス処理手段とを備えることを特徴とするシステム。
３０．更に、前記メモリの前記デイスク・キヤツシユ領域と前記メモリの複数のプロセスを格納する前記第１の部分と接続し、プロセスがデータ・セグメントの前記デイスク・キヤツシユ領域内への格納を要求した場合に、データ・セグメントを前記デイスク・キヤツシユ領域から前記メモリの第１の部分に転送するデータ転送手段を備えることを特徴とする請求の範囲第２９項記載のシステム。
３１．前記データ転送手段は、前記入力プロセス処理手段がデータ・セグメント・トラツクを前記デイスク・ドライブ手段の１つから前記デイスク・キヤツシユ領域に転送している間にデータ・セグメントを前記デイスク・キヤツシユ領域から前記デイスク・キヤツシユ領域から前記メモリの第１の部分に転送する第１の手段を備えることを特徴とする請求の範囲第３０項記載のシステム。
３２．前記入出力手段は、前記少なくとも１つの中央プロセス処理装置が前記メモリの前記第１の部分からのリード処理を要求した時に、特定のトラツクの前記デイスク・キヤツシユ領域を検索する検索手段を備え、前記データ転送手段は、もしそのトラツクが前記デイスク・キヤツシユ領域内に存在するならば、前記データ・セグメントを前記指定トラツクに転送する第２の手段を備えることを特徴とする請求の範囲第３１項記載のシステム。
３３．前記入出力プロセス処理手段は、セグメントが前記デイスク・キヤツシユ領域内の対応のトラツクに格納されている場合に、前記データ・セグメントをデイスク・ドライブ手段内の特定の１つの前記トラツクに転送することを特徴とする請求の範囲第３２項記載のシステム。
３４．少なくとも１つの中央プロセス処理装置と、該少なくとも１つの中央プロセス処理装置により実行される複数のプロセスを格納するメモリとを有し、前記プロセスが実行か完了する前に発生する異なる入出力処理を必要とするプロセツシング・システムであつて、入出力プロセス処理手段と、複数の周辺装置と、該周辺装置を制御する複数の制御手段と、前記周辺装置を前記制御手段の種々の１つに接続し、前記制御手段を前記入出力プロセス処理手段に接続する複数のバスとを備え、前記入出力プロセス処理手段は、周辺装置が記された入出力処理コマンドを受け取る入力バツフアと、周辺装置の有効性のような　状態情報を含み、システム内の各周辺装置の登録位置を持つデバイス・テーブルと、前記制御手段と前記周辺装置とをアクセスするために利用される所定の周辺装置と種々のバスを制御する種々の制御装置の登録を有するバス・テーブル手段と、更に、前記バステーブル・手段と接続して、どの制御手段とバスとの組み合せが最も入出力の転送負荷が少ないかに基づいて、制御手段と特定のバスを選択し、所定の周辺装置をアクセスする制御手段を備えることを特徴とするシステム。
３５．前記デバイス・テーブル内のデバイスの登録には、前記バス・テーブル手段への初期登録と、特定の周辺装置をアクセス可能なバス／制御手段を組み合せの数が記されていることを特徴とする請求の範囲第３４項記載のシステム。
３６．前記入出力プロセス処理手段は更に、前記デバイス・テーブルと前記バス・グルーブ手段とに接続して、前記デバイス・テーブル内の周辺装置の登録により記された制御手段とバスとの種々な組み合せに順序をつける制御手段を備えることを特徴とする請求の範囲第３５項記載のシステム。
３７．更に、それぞれが前記バスの複数を前記メモリと前記入出力プロセス処理装置に接続し、多くの前記バスを同時に駆動する複数のポート・アダプタを備えることを特徴とする請求の範囲第３６項記載のシステム。
３８．前記メモリは種々のポート・アダプタと制御手段と周辺装置とのための制御ブロツク群を有し、それぞれの制御ブロツクは選択されたポート・アダプタと制御手段と周辺装置とに転送されることを特徴とする請求の範囲第３７項記載のシステム。
３９．入出力システムとメモリとの組み合せにおいて、入出力プロセス処理手段と、複数の周辺装置と、該周辺装置を制御する複数の制御手段と、前記周辺装置を前記制御手段の種々の１つに接続し、前記制御手段を前記入出力プロセス処理手段に接続する複数のバスとを備え、前記入出力プロセス処理手段は、周辺装置が記された入出力処理コマンドを受け取る入力バツフアと、周辺装置の有効性のような状態情報を含み、システム内の各周辺装置の登録位置を持つデバイス・テーブルと、前記制御手段と前記周辺装置とをアクセスするために利用される所定の周辺装置と種々のバスを制御する種々の制御装置の登録を有するバス・テーブル手段と、更に、前記バス・テーブル・手段と接続して、との制御手段とバスとの組み合せが最も入出力の転送負荷が少ないかに基づいて、制御手段と特定のバスを選択し、所定の周辺装置をアクセスする制御手段を備えることを特徴とするシステム。
４０．前記デバイス・テーブル内のデバイスの登録には、前記バス・テーブル手段への初期登録と、特定の周辺装置をアクセス可能なバス／制御手段を組み合せの数が記されていることを特徴とする請求の範囲第３９項記載のシステム。
４１．前記入出力プロセス処理手段は更に、前記デバイス・テーブルと前記バス・グループ手段とに接続して、前記デバイス・テーブル内の周辺装置の登録により記された制御手段とバスとの種々な組み合せに順序をつける制御手段を備えることを特徴とする請求の範囲第４０項記載のシステム。
４２．それぞれが前記バスの複数を前記メモリと前記入出力プロセス処理装置に接続し、多くの前記バスを同時に駆動する複数のポート・アダプタを更に備えることを特徴とする請求の範囲第４１項記載のシステム。
４３．前記メモリは種々のポート・アダプタと制御手段と周辺装置とのための制御ブロツク群を有し、それぞれの制御ブロツクは選択されたポート・アダプタと制御手段と周辺装置とに転送されることを特徴とする請求の範囲第４２項記載のシステム。