JPS6359042A - 通信インタ−フエイス装置 - Google Patents
通信インタ−フエイス装置Info
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- JPS6359042A JPS6359042A JP61200967A JP20096786A JPS6359042A JP S6359042 A JPS6359042 A JP S6359042A JP 61200967 A JP61200967 A JP 61200967A JP 20096786 A JP20096786 A JP 20096786A JP S6359042 A JPS6359042 A JP S6359042A
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- Japan
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- parallel data
- reception
- bus
- parallel
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、送信側の処理装置で得られたパラレルデータ
をシリアルデータへ変換してデータ伝送線へ送信し、そ
のデータ伝送線から受信したシリアルデータをパラレル
データに変換して受信側処理装置に与える通信インター
フェイス装置に関する。
をシリアルデータへ変換してデータ伝送線へ送信し、そ
のデータ伝送線から受信したシリアルデータをパラレル
データに変換して受信側処理装置に与える通信インター
フェイス装置に関する。
（従来技術とその問題点）
この種の装置は、日本電気（ＮＥＣ）のμＰＤ７１０５
１Ｃ等を送信側と受信側とに使用することにより構成で
き、その場合には送信側と受信側の処理装置を形成する
ＣＰＵのバスにそれらのインターフェイス素子が各々接
続される。
１Ｃ等を送信側と受信側とに使用することにより構成で
き、その場合には送信側と受信側の処理装置を形成する
ＣＰＵのバスにそれらのインターフェイス素子が各々接
続される。
そしてデータ通信は、７ビツトまたは８ビツトのデータ
フレームを単位として行なわれており、送信および受信
側のＣＰＵがプログラムを実行することにより、送信側
のインターフェイス素子に送信データが与えられ、また
受信側のインターフェイスから受信データが取込まれる
。
フレームを単位として行なわれており、送信および受信
側のＣＰＵがプログラムを実行することにより、送信側
のインターフェイス素子に送信データが与えられ、また
受信側のインターフェイスから受信データが取込まれる
。
（発明が解決しようとする問題点）
ここで通常ではそれらデータの送受信のために割込み処
理が行なわれるので、両ＣＰＵの通信オーバーヘッドが
非常に大きくなるという問題が従来において生じていた
。
理が行なわれるので、両ＣＰＵの通信オーバーヘッドが
非常に大きくなるという問題が従来において生じていた
。
例えば車両のエンジン制御がリアルタイムで行なわれる
場合には、その制御周期が２ ｍ５ｅｃ程度であり、そ
の間に相互転送されるデータ量が最低で３２バイトであ
るので、平均して１単位のデータが６２．５μｓｅｃ毎
に転送され、従って６２．５μｓｅｃ毎に通信プログラ
ムが割込みで実行され、その結果通常のエンジン制御用
演算に割り当てられる時間が著しく短縮され、その制御
演算速度の向上を図る際に大きな制約となっていた。
場合には、その制御周期が２ ｍ５ｅｃ程度であり、そ
の間に相互転送されるデータ量が最低で３２バイトであ
るので、平均して１単位のデータが６２．５μｓｅｃ毎
に転送され、従って６２．５μｓｅｃ毎に通信プログラ
ムが割込みで実行され、その結果通常のエンジン制御用
演算に割り当てられる時間が著しく短縮され、その制御
演算速度の向上を図る際に大きな制約となっていた。
本発明は上記従来の課題に鑑みてなされたものであり、
その目的は、送信側および受信側処理回路の処理速度を
大幅に向上できる通信インターフェイス装置を提供する
ことにある。
その目的は、送信側および受信側処理回路の処理速度を
大幅に向上できる通信インターフェイス装置を提供する
ことにある。
（問題点を解決しようとするための手段）上記目的を達
成するために本発明では、受信側ではその処理回路のバ
ス上へ送出されたパラレルデータがバスデータ取込み保
持手段により取込まれて保持され、これに保持されたパ
ラレルデータがデータ取出し手段により取り出され、さ
らにそのパラレルデータがデータ送信手段によりシリア
ルデータへ変換された後にデータ伝送線へ送出される。
成するために本発明では、受信側ではその処理回路のバ
ス上へ送出されたパラレルデータがバスデータ取込み保
持手段により取込まれて保持され、これに保持されたパ
ラレルデータがデータ取出し手段により取り出され、さ
らにそのパラレルデータがデータ送信手段によりシリア
ルデータへ変換された後にデータ伝送線へ送出される。
また受信側ではデータ伝送線からシリアルデータがデー
タ受信手段により受信されてパラレルデータへ変換され
、そのパラレルデータが受信データ保持手段で保持され
、そのパラレルデータは受信側処理回路のバス上へ取り
出される。
タ受信手段により受信されてパラレルデータへ変換され
、そのパラレルデータが受信データ保持手段で保持され
、そのパラレルデータは受信側処理回路のバス上へ取り
出される。
（作用）
本発明では、
データの送信に送信側処理回路が関与することはなく、
また受信側処理回路は受信データ保持手段で保持された
受信データを随時取出せる。
受信データを随時取出せる。
（実施例の説明）
以下、図面に基づいて本発明に係る装置の好適な実施例
を説明する。
を説明する。
第１図には本発明に係る装置の好適な第１実施例が示さ
れており、アドレスバス１０Ａ、データバス１２Ａには
不図示の送信側ＣＰＵからデータが送出されている。
れており、アドレスバス１０Ａ、データバス１２Ａには
不図示の送信側ＣＰＵからデータが送出されている。
それらのパラレルデータは送信インターフェイス１４に
設けられたデータ記憶回路１６のアドレスバッファ１８
とデータバッファ２０に各々取込まれ、データバッフ？
２０のパラレルデータはデュアルポートメモリ２２に記
憶保持される。
設けられたデータ記憶回路１６のアドレスバッファ１８
とデータバッファ２０に各々取込まれ、データバッフ？
２０のパラレルデータはデュアルポートメモリ２２に記
憶保持される。
その際の記憶アドレスはカウンタ２４のカウント値で決
定されており、パラレルデータの記憶アドレスはタイミ
ング制御回路２６を介してデュアルポートメモリ２２に
与えられる。
定されており、パラレルデータの記憶アドレスはタイミ
ング制御回路２６を介してデュアルポートメモリ２２に
与えられる。
そしてデュアルポートメモリ２２に記憶保持されたパラ
レルデータの続出アドレスもカウンタ２４のカウント値
で指定されており、そのアドレスがタイミング制御回路
２６から与えられたときには送信ユニット２８（前述の
インターフェイス素子に相当）の送信データバッファ３
０にそのパラレルデータが読み出される。
レルデータの続出アドレスもカウンタ２４のカウント値
で指定されており、そのアドレスがタイミング制御回路
２６から与えられたときには送信ユニット２８（前述の
インターフェイス素子に相当）の送信データバッファ３
０にそのパラレルデータが読み出される。
さらに送信データバッファ３０のパラレルデータがトラ
ンスミッタ３２の送信バッファに転送されると、そのパ
ラレルデータがシリアルデータに変換されてデータ伝送
線３４へ送出される。
ンスミッタ３２の送信バッファに転送されると、そのパ
ラレルデータがシリアルデータに変換されてデータ伝送
線３４へ送出される。
またその際には送信データバッファ３０が空の状態とな
って送信ユニット２８からこれを示す信号Ｔｘｒｄｙが
タイミング制御回路２６へ出力され、タイミング制御回
路２６からカウンタ２４ヘカウントアツプクロツクが与
えられる。
って送信ユニット２８からこれを示す信号Ｔｘｒｄｙが
タイミング制御回路２６へ出力され、タイミング制御回
路２６からカウンタ２４ヘカウントアツプクロツクが与
えられる。
以上のように送信インターフェイス１４では、送信側Ｃ
ＰＵのデータバス１２ヘパラレルデータが送出されると
、カウンタ２４のカウント値に示されるデュアルポート
メモリ２２のアドレスへデータバス１２Ａ上のデータが
書込まれ、その書込みに関しては送信側ＣＰＵは回答関
与しない。
ＰＵのデータバス１２ヘパラレルデータが送出されると
、カウンタ２４のカウント値に示されるデュアルポート
メモリ２２のアドレスへデータバス１２Ａ上のデータが
書込まれ、その書込みに関しては送信側ＣＰＵは回答関
与しない。
なお、送信データ数がカウンタ２４でカウントされ、そ
のカウンタ１直でデュアルポートメモリ２２の書込アド
レスおよび続出アドレスが指定される。
のカウンタ１直でデュアルポートメモリ２２の書込アド
レスおよび続出アドレスが指定される。
またその指定がタイミング制御回路２６で切替えられて
おり、このためデュアルポートメモリ２２の書込みと読
出しとの競合が避けられている。
おり、このためデュアルポートメモリ２２の書込みと読
出しとの競合が避けられている。
その書込みと読出しの競合はデータ送出の停止を送信側
ＣＰＩＪへ指示することにより、あるいは基本クロック
の移送関係を調整することにより避けることも可能であ
り、それらの場合にはアドレスバッフ１１８．タイミン
グ制御回路２６などが不要となる。
ＣＰＩＪへ指示することにより、あるいは基本クロック
の移送関係を調整することにより避けることも可能であ
り、それらの場合にはアドレスバッフ１１８．タイミン
グ制御回路２６などが不要となる。
以上の送信インターフェイス１４からデータ伝送線３４
へ送出されたシリアルデータ丁ｄａｔｅは受信インター
フェイス３６の受信ユニット３８（前述のインターフェ
イス素子に相当）に設けられたトランスミッタ４０へ受
信データＲｄａｔａとして受信され、パラレルデータに
変換されてその受信バッファへ与えられる。
へ送出されたシリアルデータ丁ｄａｔｅは受信インター
フェイス３６の受信ユニット３８（前述のインターフェ
イス素子に相当）に設けられたトランスミッタ４０へ受
信データＲｄａｔａとして受信され、パラレルデータに
変換されてその受信バッファへ与えられる。
この受信バッファのパラレルデータは受信データバッフ
ァ４２に転送され、そのパラレルデータはデュアルポー
トメモリ４４に書込まれる。
ァ４２に転送され、そのパラレルデータはデュアルポー
トメモリ４４に書込まれる。
そしてデュアルポートメモリ４４の書込アドレスはカウ
ンタ４６のカウント値で指示されており、書込アドレス
はタイミング制御回路４８からデュアルポートメモリ４
４に与えられる。
ンタ４６のカウント値で指示されており、書込アドレス
はタイミング制御回路４８からデュアルポートメモリ４
４に与えられる。
さらにデュアルポートメモリ４４へ受信データバッファ
４２のパラレルデータが書込まれて受信データバッファ
４２が空となると、これを示す信号ＲＸｒｄｙが受信ユ
ニット３８からタイミング制御回路４８へ出力され、タ
イミング制御回路４８からカウンタ４６ヘカウントクロ
ツクが出力されることによりカウンタ４６で受信データ
数がカウントされる。
４２のパラレルデータが書込まれて受信データバッファ
４２が空となると、これを示す信号ＲＸｒｄｙが受信ユ
ニット３８からタイミング制御回路４８へ出力され、タ
イミング制御回路４８からカウンタ４６ヘカウントクロ
ツクが出力されることによりカウンタ４６で受信データ
数がカウントされる。
またデュアルポートメモリ４４への受信データ書込時に
はそのデュアルポートメモリ４４への受信側ＣＰＵのア
クセスが上記信号ＲＸｒｄｙで禁止されており、その禁
止が解除されたときに受信側ＣＰＵへデュアルポートメ
モリ４４からパラレルデータが取出される。
はそのデュアルポートメモリ４４への受信側ＣＰＵのア
クセスが上記信号ＲＸｒｄｙで禁止されており、その禁
止が解除されたときに受信側ＣＰＵへデュアルポートメ
モリ４４からパラレルデータが取出される。
そのパラレルデータの続出アドレスはアドレスバス１０
Ｂからタイミング制御回路４８を介しデュアルポートメ
モリ４４に与えられており、そのアドレスから読出され
たパラレルデータはデータバス１２Ａへデュアルポート
メモリ４４から読み出される。
Ｂからタイミング制御回路４８を介しデュアルポートメ
モリ４４に与えられており、そのアドレスから読出され
たパラレルデータはデータバス１２Ａへデュアルポート
メモリ４４から読み出される。
以上説明したように本実施例によれば、送信側ＣＰＵが
データ送信に関与せず、また受信側ＣＰＵが受信データ
を随時利用できるので送信側および受信側ＣＰＵの送受
信に要する処理負荷を著しく低減でき、従って、それら
の処理の速度を大幅に高めることが可能となる。
データ送信に関与せず、また受信側ＣＰＵが受信データ
を随時利用できるので送信側および受信側ＣＰＵの送受
信に要する処理負荷を著しく低減でき、従って、それら
の処理の速度を大幅に高めることが可能となる。
その結果、前述のリアルタイム制御を極めて高い速度で
行なうことが可能となる。
行なうことが可能となる。
なお、カウンタ２４のカウント値が所定値へ達すること
にカウンタ２４をリセット制御することにより任意のデ
ータ数を単位として送信を行なうことが好適である。
にカウンタ２４をリセット制御することにより任意のデ
ータ数を単位として送信を行なうことが好適である。
第２図には本発明に係る装置の好適な第２実施例が示さ
れており、前記第１実施例と同一部材には同一符号を付
することによりそれらの説明は省略する。
れており、前記第１実施例と同一部材には同一符号を付
することによりそれらの説明は省略する。
本実施例ではコンパレータ５０が送信インターフェイス
１４に設けられており、そのコンパレータ５０ではカウ
ンタ２４のカウント１直と設定１直とが比較されている
。
１４に設けられており、そのコンパレータ５０ではカウ
ンタ２４のカウント１直と設定１直とが比較されている
。
そしてカウンタ２４のカウント値と設定値との一致がコ
ンパレータ５０でＷＩＪされたときに送信データバッフ
ァ３０の特定ビット（本実施例ではＭＳＢ）が論理“１
″に制御され、そのビット情報は送信データＴ ｄａｔ
ａに含められる。
ンパレータ５０でＷＩＪされたときに送信データバッフ
ァ３０の特定ビット（本実施例ではＭＳＢ）が論理“１
″に制御され、そのビット情報は送信データＴ ｄａｔ
ａに含められる。
また受信インターノェイス３６では受信データバッファ
４２に与えられた受信データの特定ビット（ＭＳＢ）が
論理“１″となったときにカウンタ４６がリセットされ
る。
４２に与えられた受信データの特定ビット（ＭＳＢ）が
論理“１″となったときにカウンタ４６がリセットされ
る。
本実施例ではカウンタ２４のカウント値が設定１直とな
る毎にカウンタ４６がリセットされるので、通信エラー
でデータ列の順序が崩れた場合であっても、カウンタ２
４のカウント値が設定値となる次のサイクルから正常な
通信が再開され、従って通信データの信頼性を向上させ
ることが可能となる。
る毎にカウンタ４６がリセットされるので、通信エラー
でデータ列の順序が崩れた場合であっても、カウンタ２
４のカウント値が設定値となる次のサイクルから正常な
通信が再開され、従って通信データの信頼性を向上させ
ることが可能となる。
なお、カウンタ４６がリセットされた場合において受信
側エラーの発生が確認されたときには、そのサイクル期
間に亘りデュアルポートメモリ４４をアクセスしないプ
ログラムを組むことにより、その通信エラーによる影響
を最小限に抑制できる。
側エラーの発生が確認されたときには、そのサイクル期
間に亘りデュアルポートメモリ４４をアクセスしないプ
ログラムを組むことにより、その通信エラーによる影響
を最小限に抑制できる。
また本実施例ではカウンタ４６がリセットされたが、プ
リセットされるようにしても良い。
リセットされるようにしても良い。
（効果）
以上説明したように本発明によれば、送信データが送信
側ＣＰＵのバスから自動的に取り出され、受信側では受
信データが保持されるので、受信側処理回路をデータ送
信に関与することはなく、また受信側処理回路は受信デ
ータを随時取込め、従って送信側および受信側処理回路
の処理負荷を著しく低減でき、従ってそれら処理回路の
能力を有効に利用でき、その結果高速なリアルタイム制
御が可能となる。
側ＣＰＵのバスから自動的に取り出され、受信側では受
信データが保持されるので、受信側処理回路をデータ送
信に関与することはなく、また受信側処理回路は受信デ
ータを随時取込め、従って送信側および受信側処理回路
の処理負荷を著しく低減でき、従ってそれら処理回路の
能力を有効に利用でき、その結果高速なリアルタイム制
御が可能となる。
第１図は本発明に係る装置の好適な第１実施例を示すブ
ロック図、第２図は本発明に係る装置の好適な第２実施
例を示すブロック図である。 １０Ａ、１０Ｂ・・・アドレスバス １２Ａ、１２Ｂ・・・データバス １４・・・送信インターフェイス １６・・・データ記憶回路 ２４・・・カウンタ ２６・・・タイミング制御回路 ２８・・・送信ユニット ３４・・・データ伝送戦 ３６・・・受信インターフェイス ３８・・・受信ユニット ４４・・・デュアルポートメモリ ４６・・・カウンタ ４８・・・タイミング制御回路 第２ ２Ａ ２Ｂ
ロック図、第２図は本発明に係る装置の好適な第２実施
例を示すブロック図である。 １０Ａ、１０Ｂ・・・アドレスバス １２Ａ、１２Ｂ・・・データバス １４・・・送信インターフェイス １６・・・データ記憶回路 ２４・・・カウンタ ２６・・・タイミング制御回路 ２８・・・送信ユニット ３４・・・データ伝送戦 ３６・・・受信インターフェイス ３８・・・受信ユニット ４４・・・デュアルポートメモリ ４６・・・カウンタ ４８・・・タイミング制御回路 第２ ２Ａ ２Ｂ
Claims (1)
- （１）送信側処理装置のバス上へ送出されたパラレルデ
ータを取込んで保持するバスデータ取込み保持手段と、 バスデータ取込み保持手段に保持されたパラレルデータ
を取り出すデータ取出し手段と、 バスデータ取込み保持手段により取り出されたパラレル
データをシリアルデータに変換してデータ伝送線へ送信
するデータ送信手段と、 データ伝送線からシリアルデータを受信してパラレルデ
ータに変換するデータ受信手段と、データ受信手段で得
られたパラレルデータを保持する受信データ保持手段と
、 を有し、 受信データ保持手段に保持されたパラレルデータが送信
側処理回路のバス上へ取り出される、ことを特徴とする
通信インターフェイス装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200967A JPH0744567B2 (ja) | 1986-08-27 | 1986-08-27 | 通信インタ−フエイス装置 |
| US07/089,064 US5019964A (en) | 1986-08-27 | 1987-08-25 | Device for interfacing data communications |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61200967A JPH0744567B2 (ja) | 1986-08-27 | 1986-08-27 | 通信インタ−フエイス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359042A true JPS6359042A (ja) | 1988-03-14 |
| JPH0744567B2 JPH0744567B2 (ja) | 1995-05-15 |
Family
ID=16433294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61200967A Expired - Lifetime JPH0744567B2 (ja) | 1986-08-27 | 1986-08-27 | 通信インタ−フエイス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5019964A (ja) |
| JP (1) | JPH0744567B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455913A (en) * | 1990-05-14 | 1995-10-03 | At&T Global Information Solutions Company | System and method for transferring data between independent busses |
| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| US5226124A (en) * | 1991-06-05 | 1993-07-06 | Ambrosia Microcomputer Products, Inc. | Communication interface between a radio control transmitter and a computer data bus |
| US5412803A (en) * | 1992-02-20 | 1995-05-02 | International Business Machines Corporation | Communications system having plurality of originator and corresponding recipient buffers with each buffer having three different logical areas for transmitting messages in single transfer |
| US5588000A (en) * | 1995-03-27 | 1996-12-24 | Emulex Corporation | Apparatus for reordering data frames within an interface device |
| US5819053A (en) * | 1996-06-05 | 1998-10-06 | Compaq Computer Corporation | Computer system bus performance monitoring |
| FR2767590B1 (fr) * | 1997-08-25 | 2001-08-31 | France Etat | Dispositif d'enregistrement de messages numeriques embarquable sur aeronef |
| BR0212570A (pt) * | 2001-09-19 | 2004-10-13 | Thomson Licensing Sa | Limitador de largura de banda programável utilizando supressão de intercâmbio de sinais mediante estabelecimento de comunicação |
| WO2020047297A1 (en) * | 2018-08-29 | 2020-03-05 | Buffalo Automation Group Inc. | Optical encoder systems and methods |
Citations (1)
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4106091A (en) * | 1975-02-18 | 1978-08-08 | Motorola, Inc. | Interrupt status indication logic for polled interrupt digital system |
| US4034346A (en) * | 1975-10-15 | 1977-07-05 | Compagnie Honeywell Bull (Societe Anonyme) | Interface for establishing communications between a data-processing unit and a plurality of stations |
| US4048673A (en) * | 1976-02-27 | 1977-09-13 | Data General Corporation | Cpu - i/o bus interface for a data processing system |
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| US4375078A (en) * | 1981-03-26 | 1983-02-22 | Gte Automatic Electric Labs Inc. | Data transfer control circuit |
| IT1151351B (it) * | 1982-01-19 | 1986-12-17 | Italtel Spa | Disposizione circuitale atta a realizzare lo scambio di dati tra una coppia di elaboratori operanti secondo il principio master-slave |
| US4538224A (en) * | 1982-09-30 | 1985-08-27 | At&T Bell Laboratories | Direct memory access peripheral unit controller |
| JPS59154564A (ja) * | 1983-02-24 | 1984-09-03 | Hitachi Ltd | プログラマブルコントロ−ラ |
-
1986
- 1986-08-27 JP JP61200967A patent/JPH0744567B2/ja not_active Expired - Lifetime
-
1987
- 1987-08-25 US US07/089,064 patent/US5019964A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251452A (ja) * | 1984-05-28 | 1985-12-12 | Kokusai Electric Co Ltd | 高速回線デ−タの連続入出力転送方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744567B2 (ja) | 1995-05-15 |
| US5019964A (en) | 1991-05-28 |
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