JPS636169B2 - - Google Patents
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- JPS636169B2 JPS636169B2 JP18405480A JP18405480A JPS636169B2 JP S636169 B2 JPS636169 B2 JP S636169B2 JP 18405480 A JP18405480 A JP 18405480A JP 18405480 A JP18405480 A JP 18405480A JP S636169 B2 JPS636169 B2 JP S636169B2
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- voltage
- analog
- selection switch
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- 239000003990 capacitor Substances 0.000 claims description 34
- 230000008878 coupling Effects 0.000 claims description 13
- 238000010168 coupling process Methods 0.000 claims description 13
- 238000005859 coupling reaction Methods 0.000 claims description 13
- 238000005070 sampling Methods 0.000 claims 1
- 238000013139 quantization Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
- H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
- H03M1/468—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors in which the input S/H circuit is merged with the feedback DAC array
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
この発明は、アナログ入力電圧に対する伝達関
数の平行移動を可能にした電荷再分配型アナロ
グ・デイジタル変換器に関するものである。
数の平行移動を可能にした電荷再分配型アナロ
グ・デイジタル変換器に関するものである。
一般に使用されているｎビツト電荷再分配型ア
ナログ・デイジタル変換器を第１図に示す。特
に、第１図は、そのアナログ・デイジタル変換器
のうち、単位容量、容量アレイ、選択スイツチア
レイ、その他の選択スイツチおよび電圧比較器の
部分を示している。単位容量、容量アレイ、選択
スイツチアレイ、その他の選択スイツチの部分
は、以後、DA部という。
ナログ・デイジタル変換器を第１図に示す。特
に、第１図は、そのアナログ・デイジタル変換器
のうち、単位容量、容量アレイ、選択スイツチア
レイ、その他の選択スイツチおよび電圧比較器の
部分を示している。単位容量、容量アレイ、選択
スイツチアレイ、その他の選択スイツチの部分
は、以後、DA部という。
第１図において、１は単位容量である。２は容
量アレイで、単位容量１の１倍、２倍、４倍、…
…2n-1倍の重みを有する複数の容量２1，２2，２3
…２ｎからなる。これらの容量２1〜２ｎの一端
は、単位容量１の一端と共通結合されて電圧比較
器４の“−”入力端子に接続されている。３は選
択スイツチアレイで、アナログスイツチSW1，
SW2，SW3…SWnからなる。アナログスイツチ
SW1〜SWnは、容量アレイ２の容量２1〜２ｎの
各他端に可動端子ａが個別に結合されている。ま
た、第１の固定端子ｂは、上記単位容量１の他端
とともにアナログスイツチSWBの可動端子ａに接
続されている。さらに、第２の固定端子ｃはアナ
ログ・デイジタル変換器の基準電圧VR1に結合さ
れている。アナログスイツチSWBは、第１の固定
端子ｂがアナログ入力電圧Vinに結合されてい
る。一方、第２の固定端子ｃは接地（GND）に
結合されている。VR2は電圧比較器４の基準電圧
で、電圧比較器４の“＋”入力端子に結合されて
いる。この電圧比較器４は出力端子が出力OUT
として取出されるとともに、アナログスイツチ
SWAを介して出力端子と“−”入力端子が結合
されている。
量アレイで、単位容量１の１倍、２倍、４倍、…
…2n-1倍の重みを有する複数の容量２1，２2，２3
…２ｎからなる。これらの容量２1〜２ｎの一端
は、単位容量１の一端と共通結合されて電圧比較
器４の“−”入力端子に接続されている。３は選
択スイツチアレイで、アナログスイツチSW1，
SW2，SW3…SWnからなる。アナログスイツチ
SW1〜SWnは、容量アレイ２の容量２1〜２ｎの
各他端に可動端子ａが個別に結合されている。ま
た、第１の固定端子ｂは、上記単位容量１の他端
とともにアナログスイツチSWBの可動端子ａに接
続されている。さらに、第２の固定端子ｃはアナ
ログ・デイジタル変換器の基準電圧VR1に結合さ
れている。アナログスイツチSWBは、第１の固定
端子ｂがアナログ入力電圧Vinに結合されてい
る。一方、第２の固定端子ｃは接地（GND）に
結合されている。VR2は電圧比較器４の基準電圧
で、電圧比較器４の“＋”入力端子に結合されて
いる。この電圧比較器４は出力端子が出力OUT
として取出されるとともに、アナログスイツチ
SWAを介して出力端子と“−”入力端子が結合
されている。
このようなアナログ・デイジタル変換器の動作
を説明する。まず、動作の第１ステツプとして、
アナログスイツチSWAを閉じ、かつ、アナログ
スイツチSWB，SW1，SW2…SWnを図の状態
（可動端子ａが第１の固定端子ｂに接続された状
態）とする。これにより、アナログ入電圧Vinが
取込まれる。次に、アナログスイツチSWAを解
放し、アナログスイツチSWBの可動端子ａを第２
の固定端子ｃに接続する。この状態において、Ｐ
点（容量１，２1，２2……２ｎの一端が共通結合
された部分）の電圧VP0は、第２図（第２図にお
いて、Vcは容量の両端の電圧を示す）に示すよ
うに VP0＝VR2−Vin となる。
を説明する。まず、動作の第１ステツプとして、
アナログスイツチSWAを閉じ、かつ、アナログ
スイツチSWB，SW1，SW2…SWnを図の状態
（可動端子ａが第１の固定端子ｂに接続された状
態）とする。これにより、アナログ入電圧Vinが
取込まれる。次に、アナログスイツチSWAを解
放し、アナログスイツチSWBの可動端子ａを第２
の固定端子ｃに接続する。この状態において、Ｐ
点（容量１，２1，２2……２ｎの一端が共通結合
された部分）の電圧VP0は、第２図（第２図にお
いて、Vcは容量の両端の電圧を示す）に示すよ
うに VP0＝VR2−Vin となる。
次に、第２ステツプとして、アナログスイツチ
SWnからSW1までを第３図に示すように順次動
かして比較を行う。まず、アナログスイツチ
SWnの可動端子ａを第２の固定端子ｂ側に動か
す。この時のＰ点の電圧VP1は VP1＝VP0＋１／２VR1＝VR2−Vin＋１／２VR1 となり、この状態で比較を行うと、 (1) （MSB）VP1−VR2＝−Vin＋１／２VR1 ＞０または＜０＞０の場合、MSBは“０”が
セツトされ、 VP1＝VP0＝VR2−Vin……（アナログスイツ
チSWnは可動端子ａが第１の固定端子ｂ側に
戻る） ＜０の場合、MSBは“１”がセツトされ、 VP1＝VP0＋１／２VR1……（アナログスイツチ SWnは可動端子ａは第２の固定端子ｂ側に保持
される） となり、これでMSB（ｎビツト目）の比較が行わ
れたわけである。
SWnからSW1までを第３図に示すように順次動
かして比較を行う。まず、アナログスイツチ
SWnの可動端子ａを第２の固定端子ｂ側に動か
す。この時のＰ点の電圧VP1は VP1＝VP0＋１／２VR1＝VR2−Vin＋１／２VR1 となり、この状態で比較を行うと、 (1) （MSB）VP1−VR2＝−Vin＋１／２VR1 ＞０または＜０＞０の場合、MSBは“０”が
セツトされ、 VP1＝VP0＝VR2−Vin……（アナログスイツ
チSWnは可動端子ａが第１の固定端子ｂ側に
戻る） ＜０の場合、MSBは“１”がセツトされ、 VP1＝VP0＋１／２VR1……（アナログスイツチ SWnは可動端子ａは第２の固定端子ｂ側に保持
される） となり、これでMSB（ｎビツト目）の比較が行わ
れたわけである。
次に、アナログスイツチSWo-1の可動端子ａを
第２の固定端子ｂ側に動かすことにより、Ｐ点の
電圧VP2は VP2＝VP1＋１／４VR1 となり、以下、同様にLSBまで比較を行い、変
換を終了する。
第２の固定端子ｂ側に動かすことにより、Ｐ点の
電圧VP2は VP2＝VP1＋１／４VR1 となり、以下、同様にLSBまで比較を行い、変
換を終了する。
(2) VP2−VR2＝VP1＋１／４VR1−VR2
＞０または＜０
(3) VP3−VR2＝VP2＋１／８VR1−VR2
＞０または＜０
（ｎ−１） VPo-1−VR2＝VPo-2＋１／2n-1VR1
−VR2
＞０または＜０
（ｎ）（LSB） VPo−VR2＝VPo-1
＋１／2nVR1−VR2 ＞０または＜０ …(1) 以上のようにして変換を行うが、(1)式は、この
電荷再分配型アナログ・デイジタル変換器の一般
式であり、この式からも明らかなように、このア
ナログ・デイジタル変換器は、１／2nVR1（1LSB） ステツプで比較を行うことになる。
＋１／2nVR1−VR2 ＞０または＜０ …(1) 以上のようにして変換を行うが、(1)式は、この
電荷再分配型アナログ・デイジタル変換器の一般
式であり、この式からも明らかなように、このア
ナログ・デイジタル変換器は、１／2nVR1（1LSB） ステツプで比較を行うことになる。
また、変換の結果は、第４図に示すような伝達
関数と、アナログ入力レベルに対する量子化誤差
分布を示す。この図からも明らかなように、量子
化誤差分布は−１／２LSBだけ偏つて固定されてい る。
関数と、アナログ入力レベルに対する量子化誤差
分布を示す。この図からも明らかなように、量子
化誤差分布は−１／２LSBだけ偏つて固定されてい る。
しかるに、このことは、このアナログ・デイジ
タル変換器を使用する上で考慮しておく必要が生
じ、また、このアナログ・デイジタル変換器の使
用範囲が限定される原因となる。
タル変換器を使用する上で考慮しておく必要が生
じ、また、このアナログ・デイジタル変換器の使
用範囲が限定される原因となる。
この発明は上記の点に鑑みなされたもので、ア
ナログ入力電圧に対する伝達関数の平行移動を可
能にすることにより、アナログ入力電圧に対する
量子化誤差分布に自由度をもたせることができ、
しかも、電圧比較器の基準電圧を作成する動作
と、比較動作とでDA部と電圧比較器を兼用する
ことにより、チツプサイズを大きくすることなく
実現でき、さらに従来の技術で極めて簡単に実現
できるアナログ・デイジタル変換器を提供するこ
とを目的とする。
ナログ入力電圧に対する伝達関数の平行移動を可
能にすることにより、アナログ入力電圧に対する
量子化誤差分布に自由度をもたせることができ、
しかも、電圧比較器の基準電圧を作成する動作
と、比較動作とでDA部と電圧比較器を兼用する
ことにより、チツプサイズを大きくすることなく
実現でき、さらに従来の技術で極めて簡単に実現
できるアナログ・デイジタル変換器を提供するこ
とを目的とする。
以下この発明の実施例として、４ビツトアナロ
グ・デイジタル変換器について図面を参照して説
明する。しかも、まず、第１の実施例として、第
５図に示すように、量子化誤差分布が、アナログ
入力レベルに対して±１／２LSBになるようにした 場合について説明する。
グ・デイジタル変換器について図面を参照して説
明する。しかも、まず、第１の実施例として、第
５図に示すように、量子化誤差分布が、アナログ
入力レベルに対して±１／２LSBになるようにした 場合について説明する。
第６図はこの発明の第１の実施例の４ビツトア
ナログ・デイジタル変換器、特にそのDA部と、
電圧比較器を示す回路図である。この図におい
て、１１は単位容量である。また、１２は容量ア
レイで、単位容量１１の１倍、２倍、４倍、８倍
の重みを有する４個の容量１２1，１２2，１２3，
１２4からなる。これらの容量１２1〜１２4の各
一端は、上記単位容量１１の一端とともに共通結
合される。SW11は第１の選択スイツチ手段とし
てのアナログスイツチで、第１の固定端子ｂがア
ナログ入力電圧Vinに結合され、第２の固定端子
ｃが接地（GND）に結合される。１３は選択ス
イツチアレイで、４個のアナログスイツチ（選択
スイツチ手段）SW01〜SW04からなる。アナログ
スイツチSW01，SW02，SW03，SW04は可動端子
ａが上記容量アレイ１２の４個の容量１２1，１
２2，１２3，１２4の他端に個別に結合される。
また、第１の固定端子ｂは上記アナログスイツチ
SW11の可動端子ａに、第２の固定端子ｃはアナ
ログ・デイジタル変換器の基準電圧（第１の基準
電圧）VR1に結合される。この基準電圧VR1と接
地間には、抵抗R1とR2の直列回路が結合される。
抵抗R1とR2の値は等しい。これにより、抵抗R1
とR2の分圧点Ｘには、第２の基準電圧として１／２ VR1が取出される。SW12は第２の選択スイツチ手
段としてのアナログスイツチで、可動端子ａが単
位容量１１の他端に接続される。また、アナログ
スイツチSW12は、第１の固定端子ｂが上記アナ
ログスイツチSW11の可動端子ａに結合される一
方、第２の固定端子ｃが上記分圧点Ｘに結合され
る。１４は電圧比較器で、“−”入力端子（第１
の信号入力部）と出力端子（信号出力部）間に
は、第３の選択スイツチ手段としてのアナログス
イツチSW13が結合される。SW14は第４の選択ス
イツチ手段としてのアナログスイツチで、上記容
量１１，１２1〜１２4の一端を共通接続したＰ点
に可動端子ａが接続される。また、第１の固定端
子ｂは上記電圧比較器１４の“−”入力端子に、
第２の固定端子ｃは第１の共通結合部Y1に結合
される。SW15は第５の選択スイツチ手段としの
アナログスイツチで、可動端子ａが上記電圧比較
器１４の出力端子に結合される。また、第１の固
定端子ｂは図示しないデイジタル信号出力部に結
合されるとともに、タイミング回路１５に結合さ
れ、第２の固定端子ｃは第２の共通結合部Y2に
結合される。SW16は第６の選択スイツチ手段と
してのアナログスイツチで、第２の固定端子ｃが
上記第１の共通結合部Y1に結合され、第１の固
定端子ｂが第２の共通結合部Y2に結合される。
このアナログスイツチSW16の可動端子ａと接地
間には電圧保持コンデンサC′が結合されている。
SW17は第７の選択スイツチ手段としてのアナロ
グスイツチで、可動端子ａが上記電圧比較器１４
の“＋”入力端子（第２の信号入力部）に結合さ
れる。また、第２の固定端子ｃは上記第１の共通
結合部Y1に、第１の固定端子ｂは上記分圧点Ｘ
に結合される。
ナログ・デイジタル変換器、特にそのDA部と、
電圧比較器を示す回路図である。この図におい
て、１１は単位容量である。また、１２は容量ア
レイで、単位容量１１の１倍、２倍、４倍、８倍
の重みを有する４個の容量１２1，１２2，１２3，
１２4からなる。これらの容量１２1〜１２4の各
一端は、上記単位容量１１の一端とともに共通結
合される。SW11は第１の選択スイツチ手段とし
てのアナログスイツチで、第１の固定端子ｂがア
ナログ入力電圧Vinに結合され、第２の固定端子
ｃが接地（GND）に結合される。１３は選択ス
イツチアレイで、４個のアナログスイツチ（選択
スイツチ手段）SW01〜SW04からなる。アナログ
スイツチSW01，SW02，SW03，SW04は可動端子
ａが上記容量アレイ１２の４個の容量１２1，１
２2，１２3，１２4の他端に個別に結合される。
また、第１の固定端子ｂは上記アナログスイツチ
SW11の可動端子ａに、第２の固定端子ｃはアナ
ログ・デイジタル変換器の基準電圧（第１の基準
電圧）VR1に結合される。この基準電圧VR1と接
地間には、抵抗R1とR2の直列回路が結合される。
抵抗R1とR2の値は等しい。これにより、抵抗R1
とR2の分圧点Ｘには、第２の基準電圧として１／２ VR1が取出される。SW12は第２の選択スイツチ手
段としてのアナログスイツチで、可動端子ａが単
位容量１１の他端に接続される。また、アナログ
スイツチSW12は、第１の固定端子ｂが上記アナ
ログスイツチSW11の可動端子ａに結合される一
方、第２の固定端子ｃが上記分圧点Ｘに結合され
る。１４は電圧比較器で、“−”入力端子（第１
の信号入力部）と出力端子（信号出力部）間に
は、第３の選択スイツチ手段としてのアナログス
イツチSW13が結合される。SW14は第４の選択ス
イツチ手段としてのアナログスイツチで、上記容
量１１，１２1〜１２4の一端を共通接続したＰ点
に可動端子ａが接続される。また、第１の固定端
子ｂは上記電圧比較器１４の“−”入力端子に、
第２の固定端子ｃは第１の共通結合部Y1に結合
される。SW15は第５の選択スイツチ手段としの
アナログスイツチで、可動端子ａが上記電圧比較
器１４の出力端子に結合される。また、第１の固
定端子ｂは図示しないデイジタル信号出力部に結
合されるとともに、タイミング回路１５に結合さ
れ、第２の固定端子ｃは第２の共通結合部Y2に
結合される。SW16は第６の選択スイツチ手段と
してのアナログスイツチで、第２の固定端子ｃが
上記第１の共通結合部Y1に結合され、第１の固
定端子ｂが第２の共通結合部Y2に結合される。
このアナログスイツチSW16の可動端子ａと接地
間には電圧保持コンデンサC′が結合されている。
SW17は第７の選択スイツチ手段としてのアナロ
グスイツチで、可動端子ａが上記電圧比較器１４
の“＋”入力端子（第２の信号入力部）に結合さ
れる。また、第２の固定端子ｃは上記第１の共通
結合部Y1に、第１の固定端子ｂは上記分圧点Ｘ
に結合される。
第７図は、このようなアナログ・デイジタル変
換器のタイムチヤートを示す。この第７図におい
て、“０”状態は、第６図におけるアナログスイ
ツチSW01〜SW04，SW11，SW12，SW14〜SW17
に関しては、その可動端子ａが第１の固定端子ｂ
に接続された状態、アナログスイツチSW18に関
しては開いた状態を示す。逆に、“１”状態は可
動端子ａが第２の固定端子ｃに接続された状態お
よび閉じた状態を示す。このようなアナログスイ
ツチSW01〜SW04，SW11〜SW17の制御はタイミ
ング回路１５の出力信号により行われる。また、
第７図において、※は誤動作防止のための遅れ時
間を示している。
換器のタイムチヤートを示す。この第７図におい
て、“０”状態は、第６図におけるアナログスイ
ツチSW01〜SW04，SW11，SW12，SW14〜SW17
に関しては、その可動端子ａが第１の固定端子ｂ
に接続された状態、アナログスイツチSW18に関
しては開いた状態を示す。逆に、“１”状態は可
動端子ａが第２の固定端子ｃに接続された状態お
よび閉じた状態を示す。このようなアナログスイ
ツチSW01〜SW04，SW11〜SW17の制御はタイミ
ング回路１５の出力信号により行われる。また、
第７図において、※は誤動作防止のための遅れ時
間を示している。
以下、第７図のタイムチヤートに従つて、上記
アナログ・デイジタル変換器の動作を説明する。
まず、第１ステツプとして、アナログスイツチ
SW18を閉じ、かつ、アナログスイツチSW11，
SW15の可動端子ａをそれぞれ第２の固定端子ｃ
に接続し、その他のアナログスイツチSW01〜
SW04，SW12，SW14，SW16，SW17の可動端子ａ
を第１の固定端子ｂに接続する。この状態におい
て、Ｐ点の電圧VP＝１／２VR1である。
アナログ・デイジタル変換器の動作を説明する。
まず、第１ステツプとして、アナログスイツチ
SW18を閉じ、かつ、アナログスイツチSW11，
SW15の可動端子ａをそれぞれ第２の固定端子ｃ
に接続し、その他のアナログスイツチSW01〜
SW04，SW12，SW14，SW16，SW17の可動端子ａ
を第１の固定端子ｂに接続する。この状態におい
て、Ｐ点の電圧VP＝１／２VR1である。
第２ステツプは、アナログスイツチSW14，
SW17の可動端子ａをそれぞれ第２の固定端子ｃ
側に動かす。
SW17の可動端子ａをそれぞれ第２の固定端子ｃ
側に動かす。
第３ステツプは、第２ステツプの状態で、アナ
ログスイツチSW12の可動端子ａを第２の固定端
子ｃ側にする。この時、VPは、 VP＝１／２VR1＋１／16×１／２VR1＝１／２VR1＋１／3
2VR1＝１／２VR1＋１／２LSB となり、この電圧がボルテージフオロアー（電圧
比較器１４）を通じてコンデンサC′に保持され
る。
ログスイツチSW12の可動端子ａを第２の固定端
子ｃ側にする。この時、VPは、 VP＝１／２VR1＋１／16×１／２VR1＝１／２VR1＋１／3
2VR1＝１／２VR1＋１／２LSB となり、この電圧がボルテージフオロアー（電圧
比較器１４）を通じてコンデンサC′に保持され
る。
第４ステツプで、アナログスイツチSW13を開
くとともに、その他のすべてのアナログスイツチ
SW01〜SW04，SW11，SW12，SW14〜SW17の可
動端子ａが第１の固定端子ｂに接続された状態と
する。
くとともに、その他のすべてのアナログスイツチ
SW01〜SW04，SW11，SW12，SW14〜SW17の可
動端子ａが第１の固定端子ｂに接続された状態と
する。
第５ステツプで、アナログスイツチSW13を閉
じ、アナログ入力電圧が取込まれる。
じ、アナログ入力電圧が取込まれる。
第６ステツプで、アナログスイツチSW13を開
き、アナログスイツチSW11の可動端子ａを第２
の固定端子ｃに動かす。同時に、アナログスイツ
チSW16，SW17の可動端子ａを第２の固定端子ｃ
側に動かす。この時、Ｐ点の電圧VP0が VP0＝１／２VR1−Vin となるとともに、Ｑ点（電圧比較器１４の“＋”
入力端子）の電圧VQはVQ＝１／２VR1＋１／２LSBに 変わり、第７ステツプ以降の電圧比較器１４の基
準電圧となる。
き、アナログスイツチSW11の可動端子ａを第２
の固定端子ｃに動かす。同時に、アナログスイツ
チSW16，SW17の可動端子ａを第２の固定端子ｃ
側に動かす。この時、Ｐ点の電圧VP0が VP0＝１／２VR1−Vin となるとともに、Ｑ点（電圧比較器１４の“＋”
入力端子）の電圧VQはVQ＝１／２VR1＋１／２LSBに 変わり、第７ステツプ以降の電圧比較器１４の基
準電圧となる。
第７ステツプとして、アナログスイツチSW04
の可動端子ａを第２の固定端子ｃ側に動かす。こ
の時のＰ点の電圧VP1は VP1＝VP0＋１／２VR1＝１／２VR1−Vin＋１／２VR1 となり、この状態で比較を行うと、 (1)（MSB）VP1−VQ＝１／２VR1−Vin＋１／２VR1− （１／２VR1＋１／２LSB） ＝−Vin＋（１／２VR1−１／２LSB） ＞０または＜０ …(2) ＞０の場合、MSBは“０”がセツトされ、 VP1＝VP0＝１／２VR1−Vin…（アナログスイツチ SW04の可動端子ａは第１の固定端子ｂ側に戻る） ＜０の場合、MSBは“１”がセツトされ、 VP1＝VP0＋１／２VR1…（アナログスイツチSW04 は可動端子ａが第２の固定端子ｃ側に接続された
状態を保持する） となり、以下第１図の説明と同様に (2)VP2−VQ＝VP1＋１／４VR1−（１／２VR1＋１／２LSB
） ＝VP1−１／２VR1＋（１／４VR1−１／２LSB） ＞０または＜０ …(3) (3)VP3−VQ＝VP2＋１／８VR1−（１／２VR1＋１／２LSB
） ＝VP2−１／２VR1＋（１／８VR1−１／２LSB） ＞０または＜０ …(4) (4)VP4−VQ＝VP3＋１／16VR1−（１／２VR1＋１／２LSB
） ＝VP3−１／２VR1＋（１／16VR1−１／２LSB） ＞０または＜０ …(5) となる。これら(2)〜(5)式から明らかなように、
常時、１／２LSBだけ下がつた電圧で比較を行つ ている。
の可動端子ａを第２の固定端子ｃ側に動かす。こ
の時のＰ点の電圧VP1は VP1＝VP0＋１／２VR1＝１／２VR1−Vin＋１／２VR1 となり、この状態で比較を行うと、 (1)（MSB）VP1−VQ＝１／２VR1−Vin＋１／２VR1− （１／２VR1＋１／２LSB） ＝−Vin＋（１／２VR1−１／２LSB） ＞０または＜０ …(2) ＞０の場合、MSBは“０”がセツトされ、 VP1＝VP0＝１／２VR1−Vin…（アナログスイツチ SW04の可動端子ａは第１の固定端子ｂ側に戻る） ＜０の場合、MSBは“１”がセツトされ、 VP1＝VP0＋１／２VR1…（アナログスイツチSW04 は可動端子ａが第２の固定端子ｃ側に接続された
状態を保持する） となり、以下第１図の説明と同様に (2)VP2−VQ＝VP1＋１／４VR1−（１／２VR1＋１／２LSB
） ＝VP1−１／２VR1＋（１／４VR1−１／２LSB） ＞０または＜０ …(3) (3)VP3−VQ＝VP2＋１／８VR1−（１／２VR1＋１／２LSB
） ＝VP2−１／２VR1＋（１／８VR1−１／２LSB） ＞０または＜０ …(4) (4)VP4−VQ＝VP3＋１／16VR1−（１／２VR1＋１／２LSB
） ＝VP3−１／２VR1＋（１／16VR1−１／２LSB） ＞０または＜０ …(5) となる。これら(2)〜(5)式から明らかなように、
常時、１／２LSBだけ下がつた電圧で比較を行つ ている。
以上説明したように、第１の実施例によれば、
第５図に示したようにアナログ入力レベルに対す
る量子化誤差分布を、伝達関数の平行移動により
±１／２LSBにすることが可能となる。また、電圧 比較器１４の基準電圧を作成する動作と、比較動
作とでDA部と電圧比較器１４を兼用しているの
で、チツプサイズを大きくすることなく実現する
ことができる。さらに、従来の技術で極めて簡単
に実現することができる。
第５図に示したようにアナログ入力レベルに対す
る量子化誤差分布を、伝達関数の平行移動により
±１／２LSBにすることが可能となる。また、電圧 比較器１４の基準電圧を作成する動作と、比較動
作とでDA部と電圧比較器１４を兼用しているの
で、チツプサイズを大きくすることなく実現する
ことができる。さらに、従来の技術で極めて簡単
に実現することができる。
なお、第１の実施例では、量子化誤差分布がア
ナログ入力レベルに対して±１／２LSBとなるよう に、第４図における分圧点Ｘの電圧をVX＝１／２ VR1としたが、この電圧VXを変化させることによ
り、さらに自由度のある量子化誤差分布の実現が
可能になる。
ナログ入力レベルに対して±１／２LSBとなるよう に、第４図における分圧点Ｘの電圧をVX＝１／２ VR1としたが、この電圧VXを変化させることによ
り、さらに自由度のある量子化誤差分布の実現が
可能になる。
第１の実施例では、量子化誤差分布を（＋）方
向に移動させることを説明したが、タイミングを
変更することにより、（−）方向に移動させるこ
とも可能となる。第２の実施例として、第８図に
示すように、アナログ入力レベルに対する量子化
誤差分布の中心が−1LSBとなる場合について説
明する。
向に移動させることを説明したが、タイミングを
変更することにより、（−）方向に移動させるこ
とも可能となる。第２の実施例として、第８図に
示すように、アナログ入力レベルに対する量子化
誤差分布の中心が−1LSBとなる場合について説
明する。
回路図は上記第１の実施例と同じであり、第６
図に示す。以下、第６図を使用して動作を説明す
る。
図に示す。以下、第６図を使用して動作を説明す
る。
第１ステツプとして、アナログスイツチSW13
を閉じ、かつ、アナログスイツチSW11，SW15の
可動端子ａを第２の固定端子ｃに接続し、さら
に、アナログスイツチSW12，SW01〜SW04の可
動端子ａをすべて第２の固定端子ｃ側に接続す
る。その他のアナログスイツチSW14，SW16，
SW17は可動端子ａが第１の固定端子ｂに接続さ
れたものとする。この状態で、Ｐ点の電圧VPは、
VP＝１／２VR1である。
を閉じ、かつ、アナログスイツチSW11，SW15の
可動端子ａを第２の固定端子ｃに接続し、さら
に、アナログスイツチSW12，SW01〜SW04の可
動端子ａをすべて第２の固定端子ｃ側に接続す
る。その他のアナログスイツチSW14，SW16，
SW17は可動端子ａが第１の固定端子ｂに接続さ
れたものとする。この状態で、Ｐ点の電圧VPは、
VP＝１／２VR1である。
第２ステツプは、アナログスイツチSW14，
SW17の可動端子ａをそれぞれ第２の固定端子ｃ
側にする。
SW17の可動端子ａをそれぞれ第２の固定端子ｃ
側にする。
第３ステツプは、第２ステツプの状態で、アナ
ログスイツチSW12の可動端子ａを第１の固定端
子ｂ側に固定する。この、VPは VP＝１／２VR1−１／16×１／２VR1＝１／２VR1−１／3
2VR1＝１／２VR1−１／２LSB となり、この電圧がボルテージフオロアー（電圧
比較器１４）を通じてコンデンサC′に保持され
る。
ログスイツチSW12の可動端子ａを第１の固定端
子ｂ側に固定する。この、VPは VP＝１／２VR1−１／16×１／２VR1＝１／２VR1−１／3
2VR1＝１／２VR1−１／２LSB となり、この電圧がボルテージフオロアー（電圧
比較器１４）を通じてコンデンサC′に保持され
る。
第４ステツプで、アナログスイツチSW13を開
き、かつ、その他のすべてのアナログスイツチ
SW01〜SW04，SW11，SW12，SW14〜SW17の可
動端子ａを第１の固定端子ｂに接続された状態と
する。
き、かつ、その他のすべてのアナログスイツチ
SW01〜SW04，SW11，SW12，SW14〜SW17の可
動端子ａを第１の固定端子ｂに接続された状態と
する。
以上、第１ステツプから第４ステツプにより、
電圧比較器１４の基準電圧が作成される。
電圧比較器１４の基準電圧が作成される。
第５ステツプ以降は、第１の実施例と同じ動作
により比較を完了する。
により比較を完了する。
この比較動作を数式で示すと、
(1)（MSB）
VP1−VQ＝１／２VR1−Vin＋１／２VR1−（１／２VR1
− １／２LSB） ＝−Vin＋（１／２VR1＋１／２LSB） ＞０または＜０ …(6) (2)VP2−VQ＝VP1−１／２VR1＋（１／４VR1＋１／２LSB
） ＞０または＜０ …(7) (3)VP3−VQ＝VP1−１／２VR1＋（１／８VR1＋１／２LSB
） ＞０または＜０ …(8) (4)（LSB）VP4−VQ ＝VP3−１／２VR1＋（１／16VR1＋１／２LSB） ＞０または＜０ …(9) となり、常時、１／２LSBだけ上がつた電圧で比 較を行つている。
− １／２LSB） ＝−Vin＋（１／２VR1＋１／２LSB） ＞０または＜０ …(6) (2)VP2−VQ＝VP1−１／２VR1＋（１／４VR1＋１／２LSB
） ＞０または＜０ …(7) (3)VP3−VQ＝VP1−１／２VR1＋（１／８VR1＋１／２LSB
） ＞０または＜０ …(8) (4)（LSB）VP4−VQ ＝VP3−１／２VR1＋（１／16VR1＋１／２LSB） ＞０または＜０ …(9) となり、常時、１／２LSBだけ上がつた電圧で比 較を行つている。
以上により、第２の実施例が第８図に示す量子
化誤差分布をなすことは明白である。
化誤差分布をなすことは明白である。
上述したような実施例では、１／２LSBのレベル
での伝達関数の移動について説明したが、タイミ
ング回路１５の変更により入力アナログ電圧のオ
フセツト分移動させることも可能となる。これに
ついて、第９図の伝達関数によつて説明する。
ング回路１５の変更により入力アナログ電圧のオ
フセツト分移動させることも可能となる。これに
ついて、第９図の伝達関数によつて説明する。
第９図に示すａの伝達関数を持つアナログ・デ
イジタル変換器において、図に示すような3LSB
の入力オフセツトを持つアナログ入力電圧を加え
た場合、Vin−min〜Vin−maxの範囲では、こ
のアナログ・デイジタル変換器は、実質２ビツト
機能となつてしまう。次に、このアナログ・デイ
ジタル変換器において、上記第２の実施例で説明
したような方法により、入力オフセツト分だけ伝
達関数をシフトさせることにより、伝達関数はｂ
に示すようになる。これにより、フルスケールが
入力オフセツト分だけシフトした形となり、アナ
ログ入力電圧Vin−min〜Vin−maxの範囲では、
充分、３ビツトアナログ・デイジタル変換器の機
能を有する。
イジタル変換器において、図に示すような3LSB
の入力オフセツトを持つアナログ入力電圧を加え
た場合、Vin−min〜Vin−maxの範囲では、こ
のアナログ・デイジタル変換器は、実質２ビツト
機能となつてしまう。次に、このアナログ・デイ
ジタル変換器において、上記第２の実施例で説明
したような方法により、入力オフセツト分だけ伝
達関数をシフトさせることにより、伝達関数はｂ
に示すようになる。これにより、フルスケールが
入力オフセツト分だけシフトした形となり、アナ
ログ入力電圧Vin−min〜Vin−maxの範囲では、
充分、３ビツトアナログ・デイジタル変換器の機
能を有する。
以上詳述したように、この発明のアナログ・デ
イジタル変換器によれば、アナログ入力電圧に対
する伝達関数の平均移動を可能にしたので、アナ
ログ入力電圧に対する量子化誤差分布に自由度を
もたせることができ、アナログ・デイジタル変換
器を使用する上での考慮や、使用制限をなくすこ
とができる。また、電圧比較器の基準電圧を作成
する動作と、比較動作とで、DA部と電圧比較器
を兼用するようにしたので、チツプサイズを大き
くすることなく実現できる。さらに、この発明の
アナログ・デイジタル変換器は、従来の技術で極
めて簡単に実現できるものである。
イジタル変換器によれば、アナログ入力電圧に対
する伝達関数の平均移動を可能にしたので、アナ
ログ入力電圧に対する量子化誤差分布に自由度を
もたせることができ、アナログ・デイジタル変換
器を使用する上での考慮や、使用制限をなくすこ
とができる。また、電圧比較器の基準電圧を作成
する動作と、比較動作とで、DA部と電圧比較器
を兼用するようにしたので、チツプサイズを大き
くすることなく実現できる。さらに、この発明の
アナログ・デイジタル変換器は、従来の技術で極
めて簡単に実現できるものである。
第１図は一般に使用されているｎビツト電荷再
分配型アナログ・デイジタル変換器の回路図、第
２図および第３図は上記アナログ・デイジタル変
換器の動作を説明するための図、第４図は上記ア
ナログ・デイジタル変換器の伝達関数および量子
化誤差分布を示す図、第５図ないし第７図はこの
発明によるアナログ・デイジタル変換器の第１の
実施例を説明するための図で、第５図は伝達関数
および量子化誤差分布を示す図、第６図は回路
図、第７図はタイムチヤート、第８図はこの発明
の第２の実施例の伝達関数および量子化誤差分布
を示す図、第９図は第２の実施例にオフセツト機
能をもたせた場合の伝達関数を示す図である。 １１…単位容量、１２…容量アレイ、１２1〜
１２4…容量、１３…選択スイツチアレイ、１４
…電圧比較器、SW01〜SW04，SW11〜SW17…ア
ナログスイツチ、R1，R2…抵抗、C′…電圧保持
コンデンサ。
分配型アナログ・デイジタル変換器の回路図、第
２図および第３図は上記アナログ・デイジタル変
換器の動作を説明するための図、第４図は上記ア
ナログ・デイジタル変換器の伝達関数および量子
化誤差分布を示す図、第５図ないし第７図はこの
発明によるアナログ・デイジタル変換器の第１の
実施例を説明するための図で、第５図は伝達関数
および量子化誤差分布を示す図、第６図は回路
図、第７図はタイムチヤート、第８図はこの発明
の第２の実施例の伝達関数および量子化誤差分布
を示す図、第９図は第２の実施例にオフセツト機
能をもたせた場合の伝達関数を示す図である。 １１…単位容量、１２…容量アレイ、１２1〜
１２4…容量、１３…選択スイツチアレイ、１４
…電圧比較器、SW01〜SW04，SW11〜SW17…ア
ナログスイツチ、R1，R2…抵抗、C′…電圧保持
コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 単位容量と、この単位容量の１倍、２倍、４
倍、…2n-1倍の重みを有する複数の容量からな
り、かつ、これらの容量の各々の一端が上記単位
容量の一端とともに共通結合された容量アレイ
と、所定のサンプリング時間でアナログ入力電圧
または接地電圧を選択的に出力する第１の選択ス
イツチ手段と、上記容量アレイの複数の容量の他
端に個別に結合されて、これら容量の他端を上記
第１の選択スイツチ手段の出力または第１の基準
電圧に選択的に接続する複数の選択スイツチ手段
からなる選択スイツチアレイと、上記第１の選択
スイツチ手段の出力または第２の基準電圧を選択
的に上記単位容量の他端へ接続する第２の選択ス
イツチ手段と、第１および第２の信号入力部を有
する電圧比較器と、この電圧比較器の信号出力部
と第１の信号入力部を選択的に結合する第３の選
択スイツチ手段と、上記容量の一端の電圧を上記
電圧比較器の第１の信号入力部または第１の共通
結合部に選択的に接続する第４の選択スイツチ手
段と、所定のサンプリング時間で上記第２の基準
電圧と上記容量で構成されたコンデンサ分圧回路
で分圧された電圧を保持する電圧保持コンデンサ
と、上記電圧比較器の信号出力部をデイジタル信
号出力部または第２の共通結合部へ選択的に結合
する第５の選択スイツチ手段と、上記電圧保持コ
ンデンサの保持電圧を上記第１の共通結合部また
は上記第２の共通結合部へ選択的に結合する第６
の選択スイツチ手段と、上記電圧比較器の第２の
信号入力部を上記第１の共通結合部または上記第
２の基準電圧に選択的に結合する第７の選択スイ
ツチ手段と、上記デイジタル信号出力部のデイジ
タル信号により上記選択スイツチアレイを順次作
動させ、かつ所定のタイミングで上記選択スイツ
チ手段の各々を選択的に作動させるタイミング回
路とを具備してなるアナログ・デイジタル変換
器。 ２ 第２の基準電圧が第１の基準電圧の１／２で
あることを特徴とする特許請求の範囲第１項記載
のアナログ・デイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18405480A JPS57109424A (en) | 1980-12-26 | 1980-12-26 | Analogue-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18405480A JPS57109424A (en) | 1980-12-26 | 1980-12-26 | Analogue-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109424A JPS57109424A (en) | 1982-07-07 |
| JPS636169B2 true JPS636169B2 (ja) | 1988-02-08 |
Family
ID=16146562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18405480A Granted JPS57109424A (en) | 1980-12-26 | 1980-12-26 | Analogue-digital converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109424A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142421A (ja) * | 1985-12-17 | 1987-06-25 | Oki Electric Ind Co Ltd | 符号化回路 |
| JP2548207B2 (ja) * | 1987-07-09 | 1996-10-30 | 沖電気工業株式会社 | Ａ／ｄ変換器 |
-
1980
- 1980-12-26 JP JP18405480A patent/JPS57109424A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109424A (en) | 1982-07-07 |
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