JPS6362379A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6362379A JPS6362379A JP20709586A JP20709586A JPS6362379A JP S6362379 A JPS6362379 A JP S6362379A JP 20709586 A JP20709586 A JP 20709586A JP 20709586 A JP20709586 A JP 20709586A JP S6362379 A JPS6362379 A JP S6362379A
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- Japan
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- gate electrode
- drain regions
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- melting point
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電界効果トランジスタ（ＰＥＴ）のソース、ドレイン領
域を形成後、チタン（Ｔｉ）等の高融点金属層を基板全
面に成長し、ソース、ドレイン領域上の高融点金属層に
のみ選択的に窒素（Ｎ２）等の不活性ガスのイオンを注
入した後アニールすると、チタンシリサイド（ＴｉＳｔ
Ｊ等のシリサイド層はゲート上には従来どおりの厚さで
、ソース、ドレイン領域上は注入イオンにより高融点金
属と珪素（Ｓｉ）との固相反応が抑制されて薄く形成す
る。
域を形成後、チタン（Ｔｉ）等の高融点金属層を基板全
面に成長し、ソース、ドレイン領域上の高融点金属層に
のみ選択的に窒素（Ｎ２）等の不活性ガスのイオンを注
入した後アニールすると、チタンシリサイド（ＴｉＳｔ
Ｊ等のシリサイド層はゲート上には従来どおりの厚さで
、ソース、ドレイン領域上は注入イオンにより高融点金
属と珪素（Ｓｉ）との固相反応が抑制されて薄く形成す
る。
従って、このようにして形成されたシリサイド層はゲー
ト電極とソース、ドレイン領域の低抵抗化、およびソー
ス、ドレイン領域のシャロー化に寄与することができる
。
ト電極とソース、ドレイン領域の低抵抗化、およびソー
ス、ドレイン領域のシャロー化に寄与することができる
。
本発明は半導体装置の製造方法、とくにゲート電極や、
ソース、ドレイン領域（拡散層領域）の低抵抗化のため
にシリサイド層を用いたＦＥＴ０形成力法に関する。
ソース、ドレイン領域（拡散層領域）の低抵抗化のため
にシリサイド層を用いたＦＥＴ０形成力法に関する。
ＭＯＳ集積回路を構成するＦＥＴは微細化にともないゲ
ート電極や、ソース、ドレイン領域の低抵抗化が要求さ
れるようになってきた。
ート電極や、ソース、ドレイン領域の低抵抗化が要求さ
れるようになってきた。
そこで、高融点金属とゲート電極を構成する多結晶珪素
（ポリＳｉ）や基板Ｓｉとの固相反応を利用してシリサ
イドを形成することで、自己整合的にゲート電極とソー
ス、ドレイン領域の低抵抗化をはかる技術が注目されて
きた。
（ポリＳｉ）や基板Ｓｉとの固相反応を利用してシリサ
イドを形成することで、自己整合的にゲート電極とソー
ス、ドレイン領域の低抵抗化をはかる技術が注目されて
きた。
第３図（１１〜（４）は従来例によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＰＥＴの形
成を説明する断面図である。
ース、ドレイン領域にシリサイド層を用いたＰＥＴの形
成を説明する断面図である。
第３図（１）において、半導体基板１としてｐ−Ｓｔ基
板を用い、ＦＥＴ形成領域を画定し、かつ素子分離を行
うフィールド絶縁層として熱酸化によりＳｉＯ□層２を
形成する。
板を用い、ＦＥＴ形成領域を画定し、かつ素子分離を行
うフィールド絶縁層として熱酸化によりＳｉＯ□層２を
形成する。
つぎに、素子形成領域上にゲート絶縁層として熱酸化に
よりＳｉＯ□層３を形成する。
よりＳｉＯ□層３を形成する。
この上に、通常のりソグラフィを用いてポリＳｉ層より
なるゲート電極４を形成する。
なるゲート電極４を形成する。
つぎに、ゲート電極４と素子形成部を開口したレジスト
パターン５をマスクにしてｎ型不純物として、例えば砒
素（Ａｓ）、ｅ （Ｐ）等のイオンを注入してｎ型の浅
いソース、ドレイン領域６．７を形成する。
パターン５をマスクにしてｎ型不純物として、例えば砒
素（Ａｓ）、ｅ （Ｐ）等のイオンを注入してｎ型の浅
いソース、ドレイン領域６．７を形成する。
第３図（２）において、ゲート電極４を覆って基板全面
に絶縁層として気相成長（ＣＶＤ）によるＳｉＯ□層８
を成長する。
に絶縁層として気相成長（ＣＶＤ）によるＳｉＯ□層８
を成長する。
第３図（３）において、５ｔＣｈ層８をリアクティブイ
オンエツチング（ＲＩＥ）を用いて垂直方向に優勢な異
方性エツチングし、ゲート電極４のパターン側面にＳｉ
Ｏ□の側壁８−１．８−２を形成する。
オンエツチング（ＲＩＥ）を用いて垂直方向に優勢な異
方性エツチングし、ゲート電極４のパターン側面にＳｉ
Ｏ□の側壁８−１．８−２を形成する。
つぎに、ゲート電極４と、側壁８−１．８−２と、素子
形成部を開口したレジストパターン９とをマスクにして
ｎ型不純物として、例えばＡｓ、 Ｐ等のイオンを注入
してｎ型の深いソース、ドレイン領域１０．１１を形成
する。
形成部を開口したレジストパターン９とをマスクにして
ｎ型不純物として、例えばＡｓ、 Ｐ等のイオンを注入
してｎ型の深いソース、ドレイン領域１０．１１を形成
する。
つぎに、レジストパターン９を除去し、ソース、ドレイ
ン領域１０．１１上のＳｉｎ、層３を除去する第３図（
４）において、スパッタ法を用い高融点金属層としてＴ
ｔ層１２（図示していない）を基板全面に被着し、シリ
サイド化アニールを行いゲート電極上と、ソース、ドレ
イン領域上にＴｉＳｉ、 １ｌ１２−１と、１２−２．
１２−３を形成する。
ン領域１０．１１上のＳｉｎ、層３を除去する第３図（
４）において、スパッタ法を用い高融点金属層としてＴ
ｔ層１２（図示していない）を基板全面に被着し、シリ
サイド化アニールを行いゲート電極上と、ソース、ドレ
イン領域上にＴｉＳｉ、 １ｌ１２−１と、１２−２．
１２−３を形成する。
つぎに、未反応Ｔｉ層１２をウェットエツチングにより
除去する。
除去する。
この後は通常の工程により、この上に層間絶縁層を形成
し、集積回路を形成する。
し、集積回路を形成する。
従って、このようにして形成されたシリサイド層はゲー
ト電極と、ソース、ドレイン領域の低抵抗化に有効であ
るが、ソース、ドレイン領域はＳｔがシリサイド化反応
に消費されるため浅く形成することができなくなり、デ
バイスの高速化の要求を充たすソース、ドレイン領域の
シャロー化に逆行することになる。
ト電極と、ソース、ドレイン領域の低抵抗化に有効であ
るが、ソース、ドレイン領域はＳｔがシリサイド化反応
に消費されるため浅く形成することができなくなり、デ
バイスの高速化の要求を充たすソース、ドレイン領域の
シャロー化に逆行することになる。
上記問題点の解決は、一導電型半導体基板上に被着した
絶縁層上にゲート電極を形成し、該ゲート電極をマスク
にして基板内に他導電型不純物イオンを注入してソース
、ドレイン領域を形成する工程と、 該ゲート電極を覆って高融点金属層を被着し、該ソース
、ドレイン領域上の咳高融点金属層に選択的に不活性ガ
スのイオンを注入し、アニールにより該高融点金属層を
シリサイド化する工程とを含む半導体装置の製造方法に
より達成される。
絶縁層上にゲート電極を形成し、該ゲート電極をマスク
にして基板内に他導電型不純物イオンを注入してソース
、ドレイン領域を形成する工程と、 該ゲート電極を覆って高融点金属層を被着し、該ソース
、ドレイン領域上の咳高融点金属層に選択的に不活性ガ
スのイオンを注入し、アニールにより該高融点金属層を
シリサイド化する工程とを含む半導体装置の製造方法に
より達成される。
とくに、前記不活性ガスのイオン注入を絶縁層を介して
行うことにより、薄い高融点金属層に効率よくイオン注
入ができ、薄いシリサイド層の形成が可能となる。
行うことにより、薄い高融点金属層に効率よくイオン注
入ができ、薄いシリサイド層の形成が可能となる。
〔作用〕
本発明は高融点金属層に選択的に不活性ガスのイオンを
注入することによりこの部分のシリサイド化の固相反応
を抑制することを利用して、ソース、ドレイン領域の低
抵抗化とシャロー化を両立させるものである。
注入することによりこの部分のシリサイド化の固相反応
を抑制することを利用して、ソース、ドレイン領域の低
抵抗化とシャロー化を両立させるものである。
また、不活性ガスのイオン注入を絶縁層を介して行い、
絶縁層と薄い高融点金属層の界面を狙って（注入イオン
の深さ方向の分布が界面で最大になるように）イオン注
入することにより、薄いシリサイド層の形成が可能とな
る。
絶縁層と薄い高融点金属層の界面を狙って（注入イオン
の深さ方向の分布が界面で最大になるように）イオン注
入することにより、薄いシリサイド層の形成が可能とな
る。
第２図（１）〜（３）にシリサイドの形成（金属−Ｓｔ
の固相反応）を説明する断面図である。
の固相反応）を説明する断面図である。
第２図（１）は従来例の固相反応を示し、図において、
Ｓｉ ２１上に金属層２２を成長し、アニールするとシ
リサイド層２３が形成され、この場合は反応阻止層がな
いためシリサイド層は厚くなり、界面内の反応の不均一
に基づいてＳｔ−シリサイドの界面はうねる。
Ｓｉ ２１上に金属層２２を成長し、アニールするとシ
リサイド層２３が形成され、この場合は反応阻止層がな
いためシリサイド層は厚くなり、界面内の反応の不均一
に基づいてＳｔ−シリサイドの界面はうねる。
第２図（２）はＩＴＭ（Ｉｏｎ ｉｍｐｌａｎｔａｔｉ
ｏｎ Ｔｈｒｏｕｇｈ Ｍｅ−ｔａｌ）による固相反応
を示し、図において、Ｓｉ ２１上に金属１ｉ２２を成
長し、Ｓｉ−金属の界面を狙って不活性ガスをイオン注
入し、アニールするとシリよりイオンミキシングが行わ
れるため反応は均一に進行し、Ｓｉ−シリサイドの界面
はうねることなく安定化するが、シリサイド層は厚くな
る。
ｏｎ Ｔｈｒｏｕｇｈ Ｍｅ−ｔａｌ）による固相反応
を示し、図において、Ｓｉ ２１上に金属１ｉ２２を成
長し、Ｓｉ−金属の界面を狙って不活性ガスをイオン注
入し、アニールするとシリよりイオンミキシングが行わ
れるため反応は均一に進行し、Ｓｉ−シリサイドの界面
はうねることなく安定化するが、シリサイド層は厚くな
る。
第２図（３）は本発明の実施例による固相反応を示し、
図において、Ｓｔ ２１上に金属層２２と絶縁ＦＪ２４
を成長し、金属−絶縁層の界面を狙って不活性ガスをイ
オン注入し、アニールするとシリサイド層２３が形成さ
れ、この場合はシリサイド層は薄く、Ｓｉ−シリサイド
の界面はうねることなく安定化する。
図において、Ｓｔ ２１上に金属層２２と絶縁ＦＪ２４
を成長し、金属−絶縁層の界面を狙って不活性ガスをイ
オン注入し、アニールするとシリサイド層２３が形成さ
れ、この場合はシリサイド層は薄く、Ｓｉ−シリサイド
の界面はうねることなく安定化する。
第１図（１）〜（５）は本発明によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図である。
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図である。
第１図（１）において、半導体基板１としてｐ−Ｓｉ基
板を用い、フィールド絶縁層として熱酸化により５１０
ｗ層２を形成する。
板を用い、フィールド絶縁層として熱酸化により５１０
ｗ層２を形成する。
つぎに、素子形成領域上にゲート絶縁層とじて熱酸化に
より厚さ２００〜３００人のＳｉＯ□層３を形成し、こ
の上に厚さ３０００〜５０００人のポリＳｉ層よりなる
ゲート電極４を形成する。
より厚さ２００〜３００人のＳｉＯ□層３を形成し、こ
の上に厚さ３０００〜５０００人のポリＳｉ層よりなる
ゲート電極４を形成する。
つぎに、ゲート電極４と素子形成部を開口したレジスト
パターン５をマスクにしてｎ型不純物のイオンを注入し
てｎ型の浅いソース、ドレイン領域６．７を形成する。
パターン５をマスクにしてｎ型不純物のイオンを注入し
てｎ型の浅いソース、ドレイン領域６．７を形成する。
イオンの注入条件は、Ａｓイオン、エネルギ７０ＫｅＶ
％ ドーズ３ｔＩＥ１３ （Ｉ Ｘ １０” ｃｍ
−ｚ）である。
％ ドーズ３ｔＩＥ１３ （Ｉ Ｘ １０” ｃｍ
−ｚ）である。
第１図（２）において、ゲート電極４を覆って基板全面
に絶縁層として厚さ２５００〜４０００人のＣＶＤ−５
ｉ０２層８を成長する。
に絶縁層として厚さ２５００〜４０００人のＣＶＤ−５
ｉ０２層８を成長する。
ＣＶＤ−５ｉＯ□の成長は、反応ガスとしてＳｉＨ＊
＋ Ｎｏ ＋ １％Ａｒを用い、これをＱ、５ Ｔｏｒ
ｒに減圧して４２５℃で熱分解して行う。
＋ Ｎｏ ＋ １％Ａｒを用い、これをＱ、５ Ｔｏｒ
ｒに減圧して４２５℃で熱分解して行う。
第１図（３）において、ＳｉＯ□層８をＲＩＨによる垂
直方向に優勢な異方性エツチングし、ゲート電極４のパ
ターン側面にＳｉＯ□の側壁８−１．８−２を形成する
。
直方向に優勢な異方性エツチングし、ゲート電極４のパ
ターン側面にＳｉＯ□の側壁８−１．８−２を形成する
。
ＲＩＢは、反応ガスとしてＣ）ＩＦ３＋ＣＦ４を用い、
これを０．２ Ｔｏｒｒに減圧して周波数１３．５６Ｍ
Ｈｚの電力を基板光たり５５０Ｗ加えて行う。
これを０．２ Ｔｏｒｒに減圧して周波数１３．５６Ｍ
Ｈｚの電力を基板光たり５５０Ｗ加えて行う。
つぎに、ゲート電極４と、側壁８−１．８−２と、素子
形成部を開口したレジストパターン９とをマスクにして
ｎ型不純物として、例えばＡＳ％ Ｐ等のイオンを注入
してｎ型の深いソース、ドレイン領域１０．１１を形成
する。
形成部を開口したレジストパターン９とをマスクにして
ｎ型不純物として、例えばＡＳ％ Ｐ等のイオンを注入
してｎ型の深いソース、ドレイン領域１０．１１を形成
する。
イオンの注入条件は、Ａｓイオン、エネルギ７０ＫｅＶ
、ドーズ量４Ｅ１５である。
、ドーズ量４Ｅ１５である。
つぎに、レジストパターン９を除去し、ソース、ドレイ
ン領域１０．１１上のＳｉＯ□層３を除去する第１図（
４）において、ＤＣマグネトロンスパッタ法を用い高融
点金属層として厚さ６００〜１０００人のＴｉ１１２を
基板全面に被着する。
ン領域１０．１１上のＳｉＯ□層３を除去する第１図（
４）において、ＤＣマグネトロンスパッタ法を用い高融
点金属層として厚さ６００〜１０００人のＴｉ１１２を
基板全面に被着する。
つぎに、絶縁層として厚さ１５００人〇ＣＶＤ−５ｉＯ
□層１３を基板全面に成長する。
□層１３を基板全面に成長する。
この層は、次工程の不活性ガスのイオン注入の際のビー
ム電流をかせぐためのスルー酸化膜である。
ム電流をかせぐためのスルー酸化膜である。
つぎに、この上に、ゲート電極の幅より大きめの厚さ１
〜１．５μｍのレジストパターン１４を形成する。
〜１．５μｍのレジストパターン１４を形成する。
このレジストパターン１４の位置ずれは側壁骨だけ許せ
る。
る。
つぎに、レジストパターン１４をマスクにして窒素イオ
ン（Ｎ゛）を注入する。
ン（Ｎ゛）を注入する。
Ｎ＋イオン注入条件は、エネルギ７０ ＫｅＶ 、ドー
ズｉｔ ５Ｅ１６〜ＩＥ１７で、深さ方向のＮｏの分布
の中心はＴｉＪｉｉ１２とＣＶＤ−５ｉＯ□層１３の界
面にくるようにする。
ズｉｔ ５Ｅ１６〜ＩＥ１７で、深さ方向のＮｏの分布
の中心はＴｉＪｉｉ１２とＣＶＤ−５ｉＯ□層１３の界
面にくるようにする。
この程度のドーズ量では、窒化チタン（ＴｉＮ）は形成
されない。
されない。
つぎに、レジストパターン１４除去する。
第１図（５）において、シリサイド化アニールを行いゲ
ート電極上と、ソース、ドレイン領域上に厚さ２０００
人のＴｉＳｉｘ層１２−１ と、これより薄い厚さ８０
０人の１２−２Ａ、１２−３Ａを形成する（各厚さはＴ
ｉｊｇ１２の厚さが８００人の場合に対応する）。
ート電極上と、ソース、ドレイン領域上に厚さ２０００
人のＴｉＳｉｘ層１２−１ と、これより薄い厚さ８０
０人の１２−２Ａ、１２−３Ａを形成する（各厚さはＴ
ｉｊｇ１２の厚さが８００人の場合に対応する）。
シリサイド化アニールの条件は、Ｎ２、またはＡｒ中で
６５０〜７００℃で行う２０〜６０秒のラビッドアニー
ルである。
６５０〜７００℃で行う２０〜６０秒のラビッドアニー
ルである。
つぎに、ＲＩＢ全面エツチングによりスルー酸化膜（７
） ＣＶ Ｄ −Ｓ ｉ Ｏｚ Ｎ １３を除去する。
） ＣＶ Ｄ −Ｓ ｉ Ｏｚ Ｎ １３を除去する。
つぎに、未反応Ｔｉ層１２をウェットエツチングにより
除去する。
除去する。
ウェットエツチングは、エッチャントとしてｌＨ３Ｏ□
＋Ｉ ＮＨ＃０）１＋５ ＨｚＯを用い、６０℃で８０
秒間行う。
＋Ｉ ＮＨ＃０）１＋５ ＨｚＯを用い、６０℃で８０
秒間行う。
つぎに、低抵抗化アニールを行う。
その条件は、Ｎ２中で８００〜９００℃で１０〜３０秒
である。
である。
この後は通常の工程により、この上に眉間絶縁層を形成
し、集積回路を形成する。
し、集積回路を形成する。
実施例では、ｎチャネルＰＥＴについて説明したが、ｐ
チャネルＦＥＴについても同様の効果が得られる。
チャネルＦＥＴについても同様の効果が得られる。
以上詳細に説明したように本発明により形成されたシリ
サイド層は、基板との界面がうねることなく安定化し、
ゲート電極と、ソース、ドレイン領域の低抵抗化に有効
であり、かつソース、ドレイン領域はシャロー化が可能
となる。
サイド層は、基板との界面がうねることなく安定化し、
ゲート電極と、ソース、ドレイン領域の低抵抗化に有効
であり、かつソース、ドレイン領域はシャロー化が可能
となる。
従って、デバイスの高速化が達成できる。
第１図（１）〜（５）は本発明によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図、 第２図（１）〜（３）にシリサイドの形成（金属−Ｓｉ
の固相反応）を説明する断面図、 第３図（１）〜（４）は従来例によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図である。 図において、 １は半導体基板でｐ−Ｓｔ基板、 ２はフィールド絶縁層でＳｉｎ、層、 ３はゲート絶縁層でＳｉ０２層、 ４はポリＳｉ層よりなるゲート電極、 ５．９．１４はレジストパターン、 ６．７は浅いソース、ドレイン領域、 ８はＣＶＤ−５ｉｎ、層、 ８−１．８−２は側壁、 １０．１１は深いソース、ドレイン領域１２はＴｉ層、 １２−１．１２−２Ａ 、 １２−３Ａ はＴｉ５ｉＸ
層、１３はＣＶＤ−５ｉｎ、層 羊２因
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図、 第２図（１）〜（３）にシリサイドの形成（金属−Ｓｉ
の固相反応）を説明する断面図、 第３図（１）〜（４）は従来例によるゲート電極と、ソ
ース、ドレイン領域にシリサイド層を用いたＦＥＴの形
成を説明する断面図である。 図において、 １は半導体基板でｐ−Ｓｔ基板、 ２はフィールド絶縁層でＳｉｎ、層、 ３はゲート絶縁層でＳｉ０２層、 ４はポリＳｉ層よりなるゲート電極、 ５．９．１４はレジストパターン、 ６．７は浅いソース、ドレイン領域、 ８はＣＶＤ−５ｉｎ、層、 ８−１．８−２は側壁、 １０．１１は深いソース、ドレイン領域１２はＴｉ層、 １２−１．１２−２Ａ 、 １２−３Ａ はＴｉ５ｉＸ
層、１３はＣＶＤ−５ｉｎ、層 羊２因
Claims (2)
- （１）一導電型半導体基板上に被着した絶縁層上にゲー
ト電極を形成し、該ゲート電極をマスクにして基板内に
他導電型不純物イオンを注入してソース、ドレイン領域
を形成する工程と、 該ゲート電極を覆って高融点金属層を被着し、該ソース
、ドレイン領域上の該高融点金属層に選択的に不活性ガ
スのイオンを注入し、アニールにより該高融点金属層を
シリサイド化する工程とを含むことを特徴とする半導体
装置の製造方法。 - （２）前記不活性ガスのイオン注入を絶縁層を介して行
うことを特徴とする特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20709586A JPS6362379A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20709586A JPS6362379A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362379A true JPS6362379A (ja) | 1988-03-18 |
Family
ID=16534115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20709586A Pending JPS6362379A (ja) | 1986-09-03 | 1986-09-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362379A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| EP0789400A3 (en) * | 1996-02-07 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR20010066111A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 접촉 구조 형성 방법 |
| KR100358566B1 (ko) * | 1995-05-31 | 2003-01-15 | 주식회사 하이닉스반도체 | 모스전계효과트랜지스터의제조방법 |
| KR100357299B1 (ko) * | 1995-05-02 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터제조방법 |
-
1986
- 1986-09-03 JP JP20709586A patent/JPS6362379A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5322809A (en) * | 1993-05-11 | 1994-06-21 | Texas Instruments Incorporated | Self-aligned silicide process |
| KR100357299B1 (ko) * | 1995-05-02 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의트랜지스터제조방법 |
| KR100358566B1 (ko) * | 1995-05-31 | 2003-01-15 | 주식회사 하이닉스반도체 | 모스전계효과트랜지스터의제조방법 |
| EP0789400A3 (en) * | 1996-02-07 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US5972783A (en) * | 1996-02-07 | 1999-10-26 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a semiconductor device having a nitrogen diffusion layer |
| KR20010066111A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 반도체 소자의 접촉 구조 형성 방법 |
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