JPS6363133B2 - - Google Patents
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- JPS6363133B2 JPS6363133B2 JP55069234A JP6923480A JPS6363133B2 JP S6363133 B2 JPS6363133 B2 JP S6363133B2 JP 55069234 A JP55069234 A JP 55069234A JP 6923480 A JP6923480 A JP 6923480A JP S6363133 B2 JPS6363133 B2 JP S6363133B2
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Description
【発明の詳細な説明】
この発明はエミツタ結合論理回路の出力電位の
電源電圧依存性および温度依存性の少ない論理回
路装置に関するものである。
電源電圧依存性および温度依存性の少ない論理回
路装置に関するものである。
第１図は従来のエミツタ結合論理回路装置を示
す回路図である。同図において、Q1およびQ2は
エミツタを共通に接続してトランジスタ対を形成
した第１トランジスタおよび第２トランジスタ、
R1およびR2はそれぞれ第１トランジスタQ1およ
び第２トランジスタQ2のコレクタと電位VCCの電
源端子との間に接続した負荷抵抗、R3は前記第
１トランジスタQ1および第２トランジスタQ2の
共通エミツタと電位VEEの電源端子との間に接続
した抵抗、Q3はコレクタを電位VCCの電源端子に
接続し、エミツタを抵抗R4を介して電位VEEの電
源端子または別の負電圧端子に接続する第３トラ
ンジスタ、Q4はコレクタが電位VCCの電源端子に
接続し、エミツタが抵抗R5を介して電位VEEの電
源端子または別の負電圧端子に接続する第４トラ
ンジスタ、INは第１トランジスタQ1のベースに
接続する入力端子、O1は第３トランジスタQ3の
エミツタに接続する第１出力端子、O2は第４ト
ランジスタQ4のエミツタに接続する第２出力端
子、VBBは第２トランジスタQ2のベースに接続す
る定電圧源回路のレフアレンス電位である。
す回路図である。同図において、Q1およびQ2は
エミツタを共通に接続してトランジスタ対を形成
した第１トランジスタおよび第２トランジスタ、
R1およびR2はそれぞれ第１トランジスタQ1およ
び第２トランジスタQ2のコレクタと電位VCCの電
源端子との間に接続した負荷抵抗、R3は前記第
１トランジスタQ1および第２トランジスタQ2の
共通エミツタと電位VEEの電源端子との間に接続
した抵抗、Q3はコレクタを電位VCCの電源端子に
接続し、エミツタを抵抗R4を介して電位VEEの電
源端子または別の負電圧端子に接続する第３トラ
ンジスタ、Q4はコレクタが電位VCCの電源端子に
接続し、エミツタが抵抗R5を介して電位VEEの電
源端子または別の負電圧端子に接続する第４トラ
ンジスタ、INは第１トランジスタQ1のベースに
接続する入力端子、O1は第３トランジスタQ3の
エミツタに接続する第１出力端子、O2は第４ト
ランジスタQ4のエミツタに接続する第２出力端
子、VBBは第２トランジスタQ2のベースに接続す
る定電圧源回路のレフアレンス電位である。
なお、第３トランジスタQ3および抵抗R4、第
４トランジスタQ4および抵抗R5はそれぞれベー
スを入力端子とし、エミツタを出力端子とするエ
ミツタフオロワーを構成する。また、電位VCCは
通常接地電位であり、電位VEEは負電位で、通常
−4.5V〜−5.2V程度である。
４トランジスタQ4および抵抗R5はそれぞれベー
スを入力端子とし、エミツタを出力端子とするエ
ミツタフオロワーを構成する。また、電位VCCは
通常接地電位であり、電位VEEは負電位で、通常
−4.5V〜−5.2V程度である。
次に、上記構成に係る論理回路装置の動作につ
いて説明する。まず、入力端子INに、第２トラ
ンジスタQ2のベースに印加する定電圧源回路の
レフアレンス電位に対し低レベルの電位が印加さ
れると、この低レベルの電位は第１トランジスタ
Q1のベースに印加されるので、この第１トラン
ジスタQ1が非導通状態になると共に第２トラン
ジスタQ2は導通状態になる。このため、第１ト
ランジスタQ1のコレクタはほぼVCC電位になり、
第２トランジスタQ2のコレクタの電位は負荷抵
抗R2における電圧降下分だけVCC電位から低下す
る。このため、第１出力端子O1は高レベルとな
り、第２出力端子O2は低レベルとなる。また、
入力端子INに高レベルの電位が印加されると前
記の動作と逆の動作により、第１出力端子O1が
低レベルとなり、第２出力端子O2は高レベルに
なる。すなわち、入力端子INに入力する入力信
号、いいかえれば第１トランジスタQ1のベース
に印加する入力信号に対して第１出力端子O1の
出力は反転出力となり、第２出力端子O2の出力
は非反転出力となる。
いて説明する。まず、入力端子INに、第２トラ
ンジスタQ2のベースに印加する定電圧源回路の
レフアレンス電位に対し低レベルの電位が印加さ
れると、この低レベルの電位は第１トランジスタ
Q1のベースに印加されるので、この第１トラン
ジスタQ1が非導通状態になると共に第２トラン
ジスタQ2は導通状態になる。このため、第１ト
ランジスタQ1のコレクタはほぼVCC電位になり、
第２トランジスタQ2のコレクタの電位は負荷抵
抗R2における電圧降下分だけVCC電位から低下す
る。このため、第１出力端子O1は高レベルとな
り、第２出力端子O2は低レベルとなる。また、
入力端子INに高レベルの電位が印加されると前
記の動作と逆の動作により、第１出力端子O1が
低レベルとなり、第２出力端子O2は高レベルに
なる。すなわち、入力端子INに入力する入力信
号、いいかえれば第１トランジスタQ1のベース
に印加する入力信号に対して第１出力端子O1の
出力は反転出力となり、第２出力端子O2の出力
は非反転出力となる。
しかしながら、従来のエミツタ結合の論理回路
装置では低消費電力化するために、電源電圧の低
減化が図られるが、低電源電圧化するほど、コレ
クタ電流の温度依存性が大きくなるため、コレク
タ電位が温度の増加と共に大幅に低下し、それに
伴なつて、出力レベルが大幅に低下する。すなわ
ち、エミツタフオロアの第３トランジスタQ3の
ベース・エミツタ間電圧は負の温度依存性を有し
ており、出力レベルを増加させる作用があるが、
低電源電圧化した場合にはそれ以上にコレクタ電
流の増加が大きく、出力レベルが低下するので、
低出力レベルの電源電圧依存性が大きくなる。ま
た、コレクタ電位が大幅に低下したとき、あるい
は高温状態において、わずかな電源電圧の変動に
対し、入力トランジスタとしての第１トランジス
タQ1が飽和状態に達し、速度が低下するなどの
欠点があつた。
装置では低消費電力化するために、電源電圧の低
減化が図られるが、低電源電圧化するほど、コレ
クタ電流の温度依存性が大きくなるため、コレク
タ電位が温度の増加と共に大幅に低下し、それに
伴なつて、出力レベルが大幅に低下する。すなわ
ち、エミツタフオロアの第３トランジスタQ3の
ベース・エミツタ間電圧は負の温度依存性を有し
ており、出力レベルを増加させる作用があるが、
低電源電圧化した場合にはそれ以上にコレクタ電
流の増加が大きく、出力レベルが低下するので、
低出力レベルの電源電圧依存性が大きくなる。ま
た、コレクタ電位が大幅に低下したとき、あるい
は高温状態において、わずかな電源電圧の変動に
対し、入力トランジスタとしての第１トランジス
タQ1が飽和状態に達し、速度が低下するなどの
欠点があつた。
したがつて、この発明の目的は低電源電圧化し
た場合にも、低出力レベルの電源電圧依存性を小
さくすると共に、入力トランジスタの飽和を防
ぎ、高速性を損わない論理回路装置を提供するも
のである。
た場合にも、低出力レベルの電源電圧依存性を小
さくすると共に、入力トランジスタの飽和を防
ぎ、高速性を損わない論理回路装置を提供するも
のである。
このような目的を達成するため、この発明は抵
抗と、カソードをこの抵抗の他端に接続し、アノ
ードを第１電位に接続するダイオードから構成す
る少なくとも１個の補償回路を設け、この抵抗の
一端を第１トランジスタあるいは／および第２ト
ランジスタのコレクタに接続するものであり、以
下実施例を用いて詳細に説明する。
抗と、カソードをこの抵抗の他端に接続し、アノ
ードを第１電位に接続するダイオードから構成す
る少なくとも１個の補償回路を設け、この抵抗の
一端を第１トランジスタあるいは／および第２ト
ランジスタのコレクタに接続するものであり、以
下実施例を用いて詳細に説明する。
第２図はこの発明に係る論理回路装置の一実施
例を示す回路図であり、特に反転出力および非反
転出力を有する論理回路装置を示す。同図におい
て、R6はその一端を第１トランジスタQ1のコレ
クタに接続した抵抗、D1はカソードを抵抗R6の
他端に接続し、アノードを電位VCCの電源端子に
接続する第１ダイオードR7はその一端を第２ト
ランジスタQ2のコレクタに接続する抵抗、D2は
カソードを抵抗R7の他端に接続し、アノードを
電位VCCの電源端子に接続する第２ダイオードで
ある。
例を示す回路図であり、特に反転出力および非反
転出力を有する論理回路装置を示す。同図におい
て、R6はその一端を第１トランジスタQ1のコレ
クタに接続した抵抗、D1はカソードを抵抗R6の
他端に接続し、アノードを電位VCCの電源端子に
接続する第１ダイオードR7はその一端を第２ト
ランジスタQ2のコレクタに接続する抵抗、D2は
カソードを抵抗R7の他端に接続し、アノードを
電位VCCの電源端子に接続する第２ダイオードで
ある。
なお、第１ダイオードD1および抵抗R6から第
１補償回路を構成し、第２ダイオードD2および
抵抗R7から第２補償回路を構成する。この第１
補償回路および第２補償回路は共に第１ダイオー
ドD1および第２ダイオードD2の電流電圧特性の
非直線性を利用して出力レベルをクランプすると
共に抵抗R6あるいはR7によつて出力レベルの温
度補償をするものである。
１補償回路を構成し、第２ダイオードD2および
抵抗R7から第２補償回路を構成する。この第１
補償回路および第２補償回路は共に第１ダイオー
ドD1および第２ダイオードD2の電流電圧特性の
非直線性を利用して出力レベルをクランプすると
共に抵抗R6あるいはR7によつて出力レベルの温
度補償をするものである。
次に、上記構成に係る論理回路装置の動作につ
いて説明する。まず、入力端子INに入力する入
力信号のレベルが高レベル、第１出力端子O1が
低レベル、第２出力端子O2が高レベルにある場
合の第１出力端子O1の電位について説明すると、
電源間にかかる電圧（VCC―VEEが大きくなる、
抵抗R3に流れる電流が増加する。このため、導
通状態にある入力トランジスタとしての第１トラ
ンジスタQ1のコレクタ電流が増加する。特に、
低電源電圧化した場合、電源電圧の変動に対する
コレクタ電流の変動は大きくなる。しかし、補償
回路の第１ダイオードD1は指数関数的な電流電
圧特性を有するため、第１ダイオードD1に印加
する電圧VD1が小さい場合はこの第１ダイオード
D1に流れるダイオード電流ID1は非常に小さいが、
通常0.7V〜0.8V程度以上の電圧が印加されると、
この第１ダイオードD1に流れるダイオード電流
ID1が急激に増加する。すなわち、第１ダイオー
ドD1にかかる電圧VD1はダイオード電流ID1が大き
く変化してもほとんど変化せず、定電圧性を有す
る。ここで、コレクタ電流の増加分をΔIC1とし、
抵抗R1およびダイオードD1を流れる電流の増加
分をそれぞれΔIR1，ΔID1とすると、次の関係式が
得られる。
いて説明する。まず、入力端子INに入力する入
力信号のレベルが高レベル、第１出力端子O1が
低レベル、第２出力端子O2が高レベルにある場
合の第１出力端子O1の電位について説明すると、
電源間にかかる電圧（VCC―VEEが大きくなる、
抵抗R3に流れる電流が増加する。このため、導
通状態にある入力トランジスタとしての第１トラ
ンジスタQ1のコレクタ電流が増加する。特に、
低電源電圧化した場合、電源電圧の変動に対する
コレクタ電流の変動は大きくなる。しかし、補償
回路の第１ダイオードD1は指数関数的な電流電
圧特性を有するため、第１ダイオードD1に印加
する電圧VD1が小さい場合はこの第１ダイオード
D1に流れるダイオード電流ID1は非常に小さいが、
通常0.7V〜0.8V程度以上の電圧が印加されると、
この第１ダイオードD1に流れるダイオード電流
ID1が急激に増加する。すなわち、第１ダイオー
ドD1にかかる電圧VD1はダイオード電流ID1が大き
く変化してもほとんど変化せず、定電圧性を有す
る。ここで、コレクタ電流の増加分をΔIC1とし、
抵抗R1およびダイオードD1を流れる電流の増加
分をそれぞれΔIR1，ΔID1とすると、次の関係式が
得られる。
ΔIC1ΔIR1＋ΔID1 …(1)
したがつて、入力トランジスタとしての第１ト
ランジスタQ1のコレクタ電位の変化分ΔVC1は次
のようになる。
ランジスタQ1のコレクタ電位の変化分ΔVC1は次
のようになる。
ΔVC1＝−R1ΔIR1−R6ΔID1 …(2)
また、出力端子O1の出力電位は第１トランジ
スタQ1のコレクタ電位より第３トランジスタQ3
のベース・エミツタ間電圧Vbe分だけ低下するた
め、出力電位の変化分ΔVOL1は次のようになる。
スタQ1のコレクタ電位より第３トランジスタQ3
のベース・エミツタ間電圧Vbe分だけ低下するた
め、出力電位の変化分ΔVOL1は次のようになる。
ΔVOL1ΔVC1
＝−R1ΔIR1−R6ΔID1 …(3)
一方、従来のエミツタ結合論理回路における出
力電位の変化分ΔVOL′1は次のようになる。
力電位の変化分ΔVOL′1は次のようになる。
ΔVOL′1−R1ΔIC1 …(4)
(1)式，(3)式および(4)式から明らかなように、出
力レベルの変動に関係する電流の増加分ΔIR1は従
来のエミツタ結合論理回路における電流の増加分
ΔIC1よりも小さく、その分出力レベルの変動も小
さくなる。すなわち、ダイオードの定電圧性を利
用して、コレクタ電流IC1が大きく変動しても、
抵抗R1を流れる電流IR1の変動を小さくすること
によつて、第１トランジスタQ1のコレクタ電位
をクランプし、出力レベルの電源電圧依存性を改
善することができる。一方、アノード・カソード
間電圧が負の温度依存性を有するダイオードを付
加することにより、出力レベルを増加させ、ダイ
オードと直列に抵抗R6を挿入することにより、
その増加分を相殺し、出力レベルの温度依存性を
改善することができる。また、ダイオードを付加
したことにより、コレクタ電位の低下を防ぎ、第
１トランジスタQ1の飽和を抑えることができる。
したがつて、速度の低下を防ぐことができる。
力レベルの変動に関係する電流の増加分ΔIR1は従
来のエミツタ結合論理回路における電流の増加分
ΔIC1よりも小さく、その分出力レベルの変動も小
さくなる。すなわち、ダイオードの定電圧性を利
用して、コレクタ電流IC1が大きく変動しても、
抵抗R1を流れる電流IR1の変動を小さくすること
によつて、第１トランジスタQ1のコレクタ電位
をクランプし、出力レベルの電源電圧依存性を改
善することができる。一方、アノード・カソード
間電圧が負の温度依存性を有するダイオードを付
加することにより、出力レベルを増加させ、ダイ
オードと直列に抵抗R6を挿入することにより、
その増加分を相殺し、出力レベルの温度依存性を
改善することができる。また、ダイオードを付加
したことにより、コレクタ電位の低下を防ぎ、第
１トランジスタQ1の飽和を抑えることができる。
したがつて、速度の低下を防ぐことができる。
ここで簡単のために、各トランジスタおよびダ
イオードの順方向電圧をVbeとし、トランジスタ
Q1の入力電位が高論理レベル（≒VCC−Vbe）に
設定された場合の出力O1の出力レベルVOLを考え
る。トランジスタQ1のコレクタ電流をIC1とし、
抵抗R1およびR6に流れる電流をそれぞれIR1およ
びIDとすると、IC1は抵抗R3に流れる電流IEにほぼ
等しく次式で与えられる。
イオードの順方向電圧をVbeとし、トランジスタ
Q1の入力電位が高論理レベル（≒VCC−Vbe）に
設定された場合の出力O1の出力レベルVOLを考え
る。トランジスタQ1のコレクタ電流をIC1とし、
抵抗R1およびR6に流れる電流をそれぞれIR1およ
びIDとすると、IC1は抵抗R3に流れる電流IEにほぼ
等しく次式で与えられる。
IC1≒IE
＝（VCC−Vbe−Vbe−VEE）／R3 …(5)
また、トランジスタQ1のコレクタ電位をVCと
するとIC1は次式で与えられる。
するとIC1は次式で与えられる。
IC1≒IR1＋ID
＝（VCC−VC）／R1
＋（VCC−VC−Vbe）／R6 …(6)
上式よりO1の出力レベルVOLは次式で与えられ
る。
る。
VOL＝VC−Vbe
＝VCC−R1・IC1／｛１＋（R1／R6）｝
−（R1／R6）Vbe／｛１＋｛R1／R6）｝
−Vbe …(7)
ここでVOLを温度Ｔで微分し、VOLの温度依存
性を求める。
性を求める。
∂VOL／∂T＝−Ａ・∂（R3・IC1）／∂T
−（Ｂ＋１）∂Vbe／∂T …(8)
Ａ＝（R1／R3）／｛１＋（R1／R6）｝
…(8)(a)
Ｂ＝〔（R1／R6）／｛１＋（R1／R6）｝〕
…(8)(b)
(5)式より、
∂（R3・IC1）／∂T＝−2∂Vbe／∂T
が成り立つ。したがつて、(8)式は次式で表わされ
る。
る。
∂VOL／∂T＝（2A−Ｂ−１）∂Vbe／∂T …(9)
(9)式において、R6＝∞のときが補償回路を付
加しない従来回路の場合に相当し、VOLの温度依
存性は次式で与えられる。
加しない従来回路の場合に相当し、VOLの温度依
存性は次式で与えられる。
∂VOL／∂T＝｛２（R1／R3）−１｝
・∂Vbe／∂T
ここでVbeは負の温度依存性を有しており、
∂Vbe／∂T＜０であることを考慮すると、R1／R3
＜1/2の場合には温度の上昇に伴つてVOLが増加
するが、電源電圧が小さくなつてR1／R3＞1/2と
なる場合には温度の上昇に伴つてVOLが低下する
ことを表わしている。すなわち、従来回路におい
て、低電源電圧化する程、温度上昇に伴うVOLの
低下が大きくなり、最悪トランジスタQ1が飽和
し、遅延時間の増大を招くという問題が生じる。
∂Vbe／∂T＜０であることを考慮すると、R1／R3
＜1/2の場合には温度の上昇に伴つてVOLが増加
するが、電源電圧が小さくなつてR1／R3＞1/2と
なる場合には温度の上昇に伴つてVOLが低下する
ことを表わしている。すなわち、従来回路におい
て、低電源電圧化する程、温度上昇に伴うVOLの
低下が大きくなり、最悪トランジスタQ1が飽和
し、遅延時間の増大を招くという問題が生じる。
一方、補償回路としてダイオードD1と抵抗R6
より成る回路を付加することにより、低電源電圧
化した場合のVOLの温度依存性を無くすことが可
能である。すなわち、(9)式より抵抗R6を次式に
基づいて設定することにより温度変動に対して安
定な出力レベルが得られる。
より成る回路を付加することにより、低電源電圧
化した場合のVOLの温度依存性を無くすことが可
能である。すなわち、(9)式より抵抗R6を次式に
基づいて設定することにより温度変動に対して安
定な出力レベルが得られる。
R6＝R1／｛R1／R3）−1/2｝ …(11)
なお、以上は反転出力について説明したが、非
反転出力についても同様にできることはもちろん
である。
反転出力についても同様にできることはもちろん
である。
第３図はこの発明の係る論理回路装置の他の実
施例を示す回路図であり、反転出力のみ出力する
場合である。また、第４図はこの発明に係る論理
回路装置の更に他の実施例を示す回路図であり、
非反転出力のみ出力する場合である。
施例を示す回路図であり、反転出力のみ出力する
場合である。また、第４図はこの発明に係る論理
回路装置の更に他の実施例を示す回路図であり、
非反転出力のみ出力する場合である。
なお、動作については第２図の動作と同様であ
ることはもちろんである。
ることはもちろんである。
以上、詳細に説明したように、この発明に係る
論理回路装置によればダイオードと抵抗からなる
補償回路を付加することによつて、コレクタ電位
をクランプし、低出力レベルの電源電圧依存性を
改善することができるうえ、低出力レベルの温度
依存性を改善することができる。しかも入力トラ
ンジスタの飽和を抑え速度の低下を防ぐことがで
きるなどの効果がある。
論理回路装置によればダイオードと抵抗からなる
補償回路を付加することによつて、コレクタ電位
をクランプし、低出力レベルの電源電圧依存性を
改善することができるうえ、低出力レベルの温度
依存性を改善することができる。しかも入力トラ
ンジスタの飽和を抑え速度の低下を防ぐことがで
きるなどの効果がある。
第１図は従来のエミツタ結合論理回路装置を示
す回路図、第２図はこの発明に係る論理回路装置
の一実施例を示す回路図、第３図および第４図は
それぞれこの発明に係る論理回路装置の他の実施
例を示す回路図である。 Q1……第１トランジスタ、Q2……第２トラン
ジスタ、Q3……第３トランジスタ、Q4……第４
トランジスタ、R1およびR2……負荷抵抗、R3〜
R7……抵抗、IN……入力端子、O1およびO2……
出力端子、D1およびD2……ダイオード。なお、
同一符号は同一または相当部分を示す。
す回路図、第２図はこの発明に係る論理回路装置
の一実施例を示す回路図、第３図および第４図は
それぞれこの発明に係る論理回路装置の他の実施
例を示す回路図である。 Q1……第１トランジスタ、Q2……第２トラン
ジスタ、Q3……第３トランジスタ、Q4……第４
トランジスタ、R1およびR2……負荷抵抗、R3〜
R7……抵抗、IN……入力端子、O1およびO2……
出力端子、D1およびD2……ダイオード。なお、
同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ コレクタが第１の抵抗を介して第１電位に接
続し、ベースが入力端子に接続する第１トランジ
スタと、コレクタが第１電位に接続し、ベースが
定電圧源回路の出力端子に接続する第２トランジ
スタと、一端が第１トランジスタのエミツタおよ
び第２トランジスタのエミツタに共通に接続し他
端が第２電位に接続する第３の抵抗と、一端が第
１トランジスタのコレクタに接続する抵抗および
カソードがこの抵抗の他端に接続しアノードが第
１電位に接続するダイオードからなる第１補償回
路と、コレクタが第１電位に接続し、ベースが第
１トランジスタのコレクタに接続し、エミツタが
出力端子に接続すると共に第４の抵抗を介して第
２電位に接続する第３トランジスタとから構成
し、反転出力のみ出力することを特徴とする論理
回路装置。 ２ コレクタが第１電位に接続し、ベースが入力
端子に接続する第１トランジスタと、コレクタが
第２の抵抗を介して第１電位に接続し、ベースが
定電圧源回路の出力端子に接続する第２トランジ
スタと、一端が第１トランジスタのエミツタおよ
び第２トランジスタのエミツタに共通に接続し、
他端が第２電位に接続する第３の抵抗と、一端が
第２トランジスタのコレクタに接続する抵抗およ
びカソードがこの抵抗の他端に接続し、アノード
が第１電位に接続するダイオードからなる第２補
償回路と、コレクタが第１電位に接続し、ベース
が第２トランジスタのコレクタに接続し、エミツ
タが出力端子に接続すると共に第５の抵抗を介し
て第２電位に接続する第４トランジスタとから構
成し、非反転出力のみ出力することを特徴とする
論理回路装置。 ３ コレクタが第１の抵抗を介して第１電位に接
続し、ベースが入力端子に接続する第１トランジ
スタと、コレクタが第２の抵抗を介して第１電位
に接続し、ベースが定電圧源回路の出力端子に接
続する第２トランジスタと、一端が第１トランジ
スタのエミツタおよび第２トランジスタのエミツ
タに共通に接続し、他端が第２電位に接続する第
３の抵抗と、一端が第１トランジスタのコレクタ
が接続する抵抗およびカソードがこの抵抗の他端
に接続し、アノードが第１電位に接続するダイオ
ードからなる第１補償回路と、一端が第２トラン
ジスタのコレクタが接続する抵抗およびカソード
がこの抵抗の他端に接続し、アノードが第１電位
に接続するダイオードからなる第２補償回路と、
コレクタが第１電位に接続し、ベースが第１トラ
ンジスタのコレクタに接続し、エミツタが第１出
力端子に接続すると共に第４の低抗を介して第２
の電位に接続する第３トランジスタと、コレクタ
が第１電位に接続し、ベースが第２トランジスタ
のコレクタに接続し、エミツタが第２出力端子に
接続すると共に第５抵抗を介して第２の電位に接
続する第４トランジスタとから構成し、反転出力
および非反転出力を出力することを特徴とする論
理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6923480A JPS56165420A (en) | 1980-05-23 | 1980-05-23 | Logical circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6923480A JPS56165420A (en) | 1980-05-23 | 1980-05-23 | Logical circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56165420A JPS56165420A (en) | 1981-12-19 |
| JPS6363133B2 true JPS6363133B2 (ja) | 1988-12-06 |
Family
ID=13396837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6923480A Granted JPS56165420A (en) | 1980-05-23 | 1980-05-23 | Logical circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56165420A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145632A (ja) * | 1984-08-09 | 1986-03-05 | Nec Corp | 電流切換型論理回路 |
| WO1991015059A1 (en) * | 1990-03-20 | 1991-10-03 | Cray Research, Inc. | Ecl circuit design providing improved noise margins |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS498160A (ja) * | 1972-05-10 | 1974-01-24 | ||
| JPS6038424B2 (ja) * | 1976-09-03 | 1985-08-31 | 旭化成株式会社 | 弾性塗料組成物 |
-
1980
- 1980-05-23 JP JP6923480A patent/JPS56165420A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56165420A (en) | 1981-12-19 |
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