JPS6364700A - 振幅記憶回路 - Google Patents

振幅記憶回路

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Publication number
JPS6364700A
JPS6364700A JP61208745A JP20874586A JPS6364700A JP S6364700 A JPS6364700 A JP S6364700A JP 61208745 A JP61208745 A JP 61208745A JP 20874586 A JP20874586 A JP 20874586A JP S6364700 A JPS6364700 A JP S6364700A
Authority
JP
Japan
Prior art keywords
signal
pulse
amplitude
circuit
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61208745A
Other languages
English (en)
Inventor
Yukihiko Kobayashi
幸彦 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61208745A priority Critical patent/JPS6364700A/ja
Publication of JPS6364700A publication Critical patent/JPS6364700A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は振幅記憶回路に関し、特に不特定多数のレーダ
からパルス信号を受信する時のように、パルス幅が不明
で、かつパルス毎に変化するパルス信号の振幅を記憶す
る振幅記憶回路に関する。
えX且遣 従来、この種の振幅記憶回路では、種々のパルス幅のパ
ルスを対象としており、この受信対象のパルス幅のうち
最小のパルス幅をサンプル幅とし、サンプルホールド回
路を用いてそのパルスの立上りのタイミングでこのサン
プル幅に合せてそのパルスの振幅を記憶していた。これ
は、そのパルスを受信するまでそのパルスのパルス幅が
わからないために、受信対象のパルス幅のうち最小のパ
ルス幅をサンプル幅としてそのパルスの振幅を記憶せざ
るを得なかったのである。
このような従来の振幅記憶回路では、受信対象のパルス
幅のうち最小パルス幅をサンプル幅とし、記憶対象のパ
ルスの立上り点からこの最小パルス幅でそのパルスの振
幅をサンプリングしているので、記憶対象のパルスのピ
ーク点までの幅が最小パルス幅以上になると、そのパル
スの振幅は立上りから途中までしか計測できないために
本当の振幅であるピーク点のレベルを記憶できないとい
う欠点がある。
発明の目的 本発明は一ヒ記のような従来のものの欠点を除去すべく
なされたもので、パルス幅が不特定のパルスであっても
正確にパルス振幅を記憶することができる振幅記憶回路
の提供を目的とする。
発明の構成 本発明による振幅記憶回路は、入力信号の振幅を記憶す
る振幅記憶回路であって、前記入力信号に対して所定時
間遅延しつつ追従して変化する出力信号を発生する遅延
手段を設け、前記入力信号のレベルが前記出力信号のレ
ベルよりも低くなったときに、そのときの前記遅延手段
の遅延出力信号を保持するようにしたことを特徴とする
実施例 次に、本発明の一実施例について図面を参照して説明す
る。
第1図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例はサンプルホールド回路1
と、電圧比較回路2と、論理和回路3とにより構成され
ている。
サンプルホールド回路1は、入力端子と出力端子と制御
信号入力端子との3つの端子を有し、制御信号14が論
理「1」のときに出力信号11が入力信号10に遅延し
つつ追従して変化する機能を有する。制御信号14が論
理rOJに変化すると変化時点の出力信号11を保持す
る。
電圧比較回路2はサンプルホールド回路1の入力側の電
圧と出力側の電圧とを入力し、入力側の電圧が出力側の
電圧より低くなったとき論理rOJを出力する。
論理和回路3は電圧比較回路2の比較信号12と、外部
から与えられる記憶開始信号13との論理和をとり、そ
の結果を制御信号14としてサンプルホールド回路10
制御信号入力端子に出力する。
第2図は本発明の一実施例のタイミングチャートである
。第1図と第2図とを用いて本発明の一実施例の動作に
ついて説明する。
記憶対象のパルス信号が入力信号10としてサンプルホ
ールド回路1に入力されると、このとき同時に外部から
の記憶開始信号13がパルスの立上りにおいてサンプリ
ングを開始するのに最少限必要な間だけ論理「1」とな
り、it、II御信号14も論理「1」となってサンプ
ルホールド回路1によるこのパルス信号の振幅のサンプ
リングが開始される。
パルス信号が立上っていく間は、入力信号10と出力信
号11とはサンプルホールド回路1の内部における遅延
により、必ず入力信号10の方が出力信号11よりも高
くなる。この間、電圧比較回路2の比較信号12は論理
「1」であり、比較信号12と記憶開始信号13との論
理和、すなわち制御信号14は論理「1」である。この
制御信@14によりサンプルホールド回路1の出力信号
11は入力信号10に追従して変化していく。
パルス信号の振幅がピーク点に達し、下りはじめるとこ
んどは立上り時とは逆にサンプルホールド回路1内耶に
おける遅延により、入力信号10が出力信号11よりも
低くなる。このため、入力信号10がピークから下りは
じめた瞬間に電圧比較回路2の比較信号12が反転して
論理[Ojとなるので、論理和回路3の制御信号14は
論理「0」となり、サンプルホールド回路1はその変化
時の出力信号11をホールドする。すなわち、パルス信
号の振幅のピーク値が記憶されることとなる。
このように、記憶の対象であるパルス信号が入力され、
外部からの記憶開始信号13が与えられると、サンプル
ホールド回路1の入力信号10と出力信号11との電圧
差を検出して、パルス信号の振幅のピーク点でこのパル
ス信号の振幅を保持して出力するようにすることにより
、パルス幅が不特定のパルスであっても容易に正確なパ
ルス振幅のピークを記憶することができる。
発明の詳細 な説明したように本発明によれば、入力信号に対して所
定時間遅延しつつ追従して変化する出力信号を発生させ
る遅延手段を設け、入力信号のレベルと出力信号のレベ
ルとを比較して、入力信号のレベルが出力信号のレベル
よりも低くなったときに、このときの出力信号を保持す
るようにすることによって、パルス幅が不特定であって
も正確にパルス振幅を記憶することができるという効果
がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示すブロック図、第2図は
本発明の一実施例のタイミングチャートである。 主要部分の符号の説明 1・・・・・・サンプルホールド回路 2・・・・・・電圧比較回路 3・・・・・・論理和回路 10・・・・・・入力信号 11・・・・・・出力信号 12・・・・・・比較信号 13・・・・・・記憶開始信号 14・・・・・・制御信号

Claims (1)

    【特許請求の範囲】
  1. 入力信号の振幅を記憶する振幅記憶回路であつて、前記
    入力信号に対して所定時間遅延しつつ追従して変化する
    出力信号を発生する遅延手段を設け、前記入力信号のレ
    ベルが前記出力信号のレベルよりも低くなったときに、
    そのときの前記遅延手段の遅延出力信号を保持するよう
    にしたことを特徴とする振幅記憶回路。
JP61208745A 1986-09-04 1986-09-04 振幅記憶回路 Pending JPS6364700A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61208745A JPS6364700A (ja) 1986-09-04 1986-09-04 振幅記憶回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61208745A JPS6364700A (ja) 1986-09-04 1986-09-04 振幅記憶回路

Publications (1)

Publication Number Publication Date
JPS6364700A true JPS6364700A (ja) 1988-03-23

Family

ID=16561378

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61208745A Pending JPS6364700A (ja) 1986-09-04 1986-09-04 振幅記憶回路

Country Status (1)

Country Link
JP (1) JPS6364700A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002288990A (ja) * 2001-03-22 2002-10-04 Hitachi Shonan Denshi Co Ltd ピークホールド回路
JP2009211763A (ja) * 2008-03-04 2009-09-17 Toyota Central R&D Labs Inc 変換回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002288990A (ja) * 2001-03-22 2002-10-04 Hitachi Shonan Denshi Co Ltd ピークホールド回路
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