JPS6365516A - 走査方式 - Google Patents
走査方式Info
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- JPS6365516A JPS6365516A JP61210329A JP21032986A JPS6365516A JP S6365516 A JPS6365516 A JP S6365516A JP 61210329 A JP61210329 A JP 61210329A JP 21032986 A JP21032986 A JP 21032986A JP S6365516 A JPS6365516 A JP S6365516A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、キーボードなどによる入力手段を有する電子
Ｒ器などに好適に用いられる走査方式に関する。
Ｒ器などに好適に用いられる走査方式に関する。
従来１ｉ術
第４図は、典型的な先行技術の電気的構成を示すブロッ
ク図である。キーボード１にはそれぞれ異なるキー機能
を有するキーに対応するスイッチ５Ｗｉｊ（０≦ｉ≦７
．０≦ｊ≦７）がマトリクス状１こ配列されている。こ
のキーボード１の各行に配列されるスイッチＳＷ には
、８本の行ラインｎｏ〜ロア が配ｒ！！されており、
各列に配列されるスイッチＳＷにも、同様に８本の列ラ
インｍｏ−ｕ＋７が配置される。これらの行ラインｎＯ
〜ｎ７と列ライン曽０〜債７との叉点は接続されておら
ず、これらの交点上には、第５図示のように前記スイッ
チＳＷ：ｊ（０≦ｉ≦７．０≦ｊ≦７）が配置される。
ク図である。キーボード１にはそれぞれ異なるキー機能
を有するキーに対応するスイッチ５Ｗｉｊ（０≦ｉ≦７
．０≦ｊ≦７）がマトリクス状１こ配列されている。こ
のキーボード１の各行に配列されるスイッチＳＷ には
、８本の行ラインｎｏ〜ロア が配ｒ！！されており、
各列に配列されるスイッチＳＷにも、同様に８本の列ラ
インｍｏ−ｕ＋７が配置される。これらの行ラインｎＯ
〜ｎ７と列ライン曽０〜債７との叉点は接続されておら
ず、これらの交点上には、第５図示のように前記スイッ
チＳＷ：ｊ（０≦ｉ≦７．０≦ｊ≦７）が配置される。
たとえば、所定のキーを押圧すれば第４図のスイッチ５
Ｗ００が導通状態となる。また当譲キーの押圧力を解除
すればスイッチｓｗｏｏが解除される。
Ｗ００が導通状態となる。また当譲キーの押圧力を解除
すればスイッチｓｗｏｏが解除される。
前記行ラインｎＯ〜ｎ７は、それぞれの一端がＣＰＵ（
中央処理装置）２に設けられる８本の入力端子ＤＯ−Ｄ
７に接続され、その他端は一括して電力付勢されている
。また、列ライン−〇〜−１のそれぞれの一端は、ＣＰ
Ｕ２に設けられる７ドレス −制御用のボー）ＰＯ〜Ｐ
７に接続される。キーボード１のキーが押圧されていな
い場合には、ＣＰＵ２の端子Ｄｏ−Ｄ７には、ハイレベ
ルの電気信号（以下、この信号を’Ｈ″と略称する）が
送られる。
中央処理装置）２に設けられる８本の入力端子ＤＯ−Ｄ
７に接続され、その他端は一括して電力付勢されている
。また、列ライン−〇〜−１のそれぞれの一端は、ＣＰ
Ｕ２に設けられる７ドレス −制御用のボー）ＰＯ〜Ｐ
７に接続される。キーボード１のキーが押圧されていな
い場合には、ＣＰＵ２の端子Ｄｏ−Ｄ７には、ハイレベ
ルの電気信号（以下、この信号を’Ｈ″と略称する）が
送られる。
一方、ＣＰＵ２は、ボートＰＯ−Ｐ７の出力を“１１″
またはローレベルの電気信号（以下、この信号を“Ｌ″
と略称する）に制御することができる。
またはローレベルの電気信号（以下、この信号を“Ｌ″
と略称する）に制御することができる。
一般に、キーボードにおいて、どのキーが押圧されたか
を？Ｑ別することをキー・スキャンと称し、第６図は、
従来技術のキー・スキャンを説明するための７０−チャ
ートである。
を？Ｑ別することをキー・スキャンと称し、第６図は、
従来技術のキー・スキャンを説明するための７０−チャ
ートである。
ステップ！ｌにおいては、ＣＰＵ２がボー）ＰＯ〜Ｐ７
のうち、たとえばボー）ＰＯの出力を“Ｌ″にしようと
すれば、列アドレスをｒＯＪとしてＣＰｔＪ２のレジス
タに格納し、ステップノ２においては、ステップノ１に
おいてＣＰＵ２のレジスタに格納された列アドレス「０
」に対応するボートＰＯのみの出力をＬ″にして、残余
のボートＰ１〜Ｐ７の出力を“Ｈ”にする。これによっ
て列ラインａ＋１ には、′Ｌ”が与えられる。
のうち、たとえばボー）ＰＯの出力を“Ｌ″にしようと
すれば、列アドレスをｒＯＪとしてＣＰｔＪ２のレジス
タに格納し、ステップノ２においては、ステップノ１に
おいてＣＰＵ２のレジスタに格納された列アドレス「０
」に対応するボートＰＯのみの出力をＬ″にして、残余
のボートＰ１〜Ｐ７の出力を“Ｈ”にする。これによっ
て列ラインａ＋１ には、′Ｌ”が与えられる。
ステップ！３においては、ＣＰＵ２が入力端子ＤＯ〜Ｄ
７からの信号を読む、すなわち、キーが押圧されなけれ
ば入力端子Ｄｏ−Ｄ７にはすべてＨ″が与えられ、たと
えばスイッチＳＷ、。に対応するキーが押圧されると、
スイッチＳＷフ。は導通状態となり、行ラインｎ７は列
ライン曽１と導通して１１″′からＬ″に変化し、これ
によって入力端子Ｄ７にはＬ″が与えられる。したがっ
てＣＰＵ２は、行ラインｎ７ 上にあるキーのどれか
が押圧されたと判断して、その行番号を行アドレスとし
て記憶する。
７からの信号を読む、すなわち、キーが押圧されなけれ
ば入力端子Ｄｏ−Ｄ７にはすべてＨ″が与えられ、たと
えばスイッチＳＷ、。に対応するキーが押圧されると、
スイッチＳＷフ。は導通状態となり、行ラインｎ７は列
ライン曽１と導通して１１″′からＬ″に変化し、これ
によって入力端子Ｄ７にはＬ″が与えられる。したがっ
てＣＰＵ２は、行ラインｎ７ 上にあるキーのどれか
が押圧されたと判断して、その行番号を行アドレスとし
て記憶する。
ステップノ４においては、ステップ！２においてＬ″に
したボートＰＯの出力をＨ”にもどす。
したボートＰＯの出力をＨ”にもどす。
ステップ！５においては、ステップノ３においてステッ
プノ１で指定した列のキーが押圧されてれば、すなわち
、入力端子Ｄｏ−Ｄ７のうちのどれかにＬ”が与えられ
たならば、ステップ！６に進む。
プノ１で指定した列のキーが押圧されてれば、すなわち
、入力端子Ｄｏ−Ｄ７のうちのどれかにＬ”が与えられ
たならば、ステップ！６に進む。
ステップノロにおいては、ステップノ１においてＣＰｔ
Ｊ ２のレジスタに格納された列アドレスと、ステップ
ノ３において記憶された行アドレスとによって、キーフ
ードテーブルのアドレスを作成し、その後にステップＪ
！ｉにもどり次の列アドレスをレジスタに格納する。
Ｊ ２のレジスタに格納された列アドレスと、ステップ
ノ３において記憶された行アドレスとによって、キーフ
ードテーブルのアドレスを作成し、その後にステップＪ
！ｉにもどり次の列アドレスをレジスタに格納する。
ステップノ５において、ステップノ１で指定した列のキ
ーが押圧されていなければ、すなわち、入力端子ＤＯ−
Ｄ？のすべてにＨ″が与えられたならばステップＪ！１
にもどり、次の列アドレスを指定する。
ーが押圧されていなければ、すなわち、入力端子ＤＯ−
Ｄ？のすべてにＨ″が与えられたならばステップＪ！１
にもどり、次の列アドレスを指定する。
このようにして、ステップノ１からステップノロまでを
繰返し、ＣＰｔＪ２はボー）ＰＯからボー）Ｐ７までの
出力を順次”Ｌ″にしていき、ボートＰ７まで進めば、
再びボー）ＰＯにもどるようにｆｆＩ制御する。ただし
、前述したように、“Ｌ”の出力を有するボートは一つ
で残余のボートの出力は“Ｌ″である。
繰返し、ＣＰｔＪ２はボー）ＰＯからボー）Ｐ７までの
出力を順次”Ｌ″にしていき、ボートＰ７まで進めば、
再びボー）ＰＯにもどるようにｆｆＩ制御する。ただし
、前述したように、“Ｌ”の出力を有するボートは一つ
で残余のボートの出力は“Ｌ″である。
これによって、ＣＰＵ２は押圧されたキーのアドレスを
作成することができ、このアドレスに基づいて、たとえ
ばキャラクタノエネレータなどに格納されるキャラクタ
を呼出すことができる。
作成することができ、このアドレスに基づいて、たとえ
ばキャラクタノエネレータなどに格納されるキャラクタ
を呼出すことができる。
発明が解決すべき問題点
このような先行技術においては、キー・スキャンを行な
うためには、第６図示の７０−チャートのような複雑な
処理を行なわなければならず、またステップの数が多い
ために、押圧されたキーの判別に時間がかかる。さらに
、１チツプ構成のＣＰＵ２のボートは通常８本であり、
先行技術においては、前述のようにボー）ＰＯ−Ｐ７ま
での８本すべてを使用しているために、キーボード１の
入力処理の他に別の処理を行なう余地が残されず、前記
別の処理を行なうために新たなＣＰＵを用いなければな
らず、コスト高になることは免れない。
うためには、第６図示の７０−チャートのような複雑な
処理を行なわなければならず、またステップの数が多い
ために、押圧されたキーの判別に時間がかかる。さらに
、１チツプ構成のＣＰＵ２のボートは通常８本であり、
先行技術においては、前述のようにボー）ＰＯ−Ｐ７ま
での８本すべてを使用しているために、キーボード１の
入力処理の他に別の処理を行なう余地が残されず、前記
別の処理を行なうために新たなＣＰＵを用いなければな
らず、コスト高になることは免れない。
本発明の目的は、前述のような問題点を解決して、被走
査対象の走査時間を格段に短かくできるようにした走査
方式を提供することである。
査対象の走査時間を格段に短かくできるようにした走査
方式を提供することである。
問題点を解決するための手段
本発明は、被走査単位が行列状に配列された被走査対象
と、 パルス状読取り信号を出力する制御手段と、前記読取り
信号の入力の度にカウント動作を行ない、複数ビットの
カウント出力を有するカウンタと、 前記カウンタの複数ビット出力にそれぞれ対応して、前
記被走査対象の行方向位置を指定するデコーダとを含み
、 デコーダによって指定された行方向位置における列方向
の被走査単位からの信号と、前記カウンタの複数ビット
出力とを以って、前記被走査対象のアドレスとするよう
にしたことを特徴とする走査方式である。
と、 パルス状読取り信号を出力する制御手段と、前記読取り
信号の入力の度にカウント動作を行ない、複数ビットの
カウント出力を有するカウンタと、 前記カウンタの複数ビット出力にそれぞれ対応して、前
記被走査対象の行方向位置を指定するデコーダとを含み
、 デコーダによって指定された行方向位置における列方向
の被走査単位からの信号と、前記カウンタの複数ビット
出力とを以って、前記被走査対象のアドレスとするよう
にしたことを特徴とする走査方式である。
作 用
本発明に従えば、カウンタが制御手段から出力されるパ
ルス状の読取り信号によって、複数ビットにカウントし
て出力する。この複数ビット出力は、制御手段に送られ
る一方、デコーダに与えられる。デコーダは、前記複数
ビット出力にそれぞれ対応して被走査対象の行方向位置
を指定する。
ルス状の読取り信号によって、複数ビットにカウントし
て出力する。この複数ビット出力は、制御手段に送られ
る一方、デコーダに与えられる。デコーダは、前記複数
ビット出力にそれぞれ対応して被走査対象の行方向位置
を指定する。
制御手段は、デコーダによって指定された行方向位置に
おける被走査単位の列方向からの信号と前記カウンタか
らの複数ビット出力によって、被走査対象のアドレスを
走査することができる。
おける被走査単位の列方向からの信号と前記カウンタか
らの複数ビット出力によって、被走査対象のアドレスを
走査することができる。
実施例
第１図は、本発明の一実施例のキーボード１０に関連す
るブロック図である。
るブロック図である。
キーボード１０には、スイッチ５Ｗｉｊ（０≦ｉ≦４．
０≦ｊ≦１５）がマトリクス状に配列されており、各ス
イッチＳ Ｗ ｉ ｊには、それぞれ異なるキー機能を
有するキーが対応する。このキーボード１０の各行に配
列されるスイッチＳＷには、４本の行ラインＥＯ−Ｅ３
が配ＦＩされ、各列に配列されるスイッチＳＷには、１
６本の列ラインＦＯ−Ｆ１５が配置される。これらの行
ラインＥＯ−Ｅ３と列ラインＦＯ−Ｆ１５の交点上には
、前記スイッチ５Ｗｉｊが配置される。（第５図参照）
行ラインＥＯ−Ｅ３のそれぞれの一端は、バッファ１１
０入力端子ＡＯ〜Ａ３に接続されており、他端は一括し
て電力付勢されている。これによりて通常、行ラインＥ
Ｏ−Ｅ３は、“Ｈ″に保たれることになる１列ラインＦ
Ｏ〜Ｆ１５のそれぞれの一端は、デコーダの出力端子Ｒ
Ｏ−Ｒ１５に接続され、他端は浮いた状態である。
０≦ｊ≦１５）がマトリクス状に配列されており、各ス
イッチＳ Ｗ ｉ ｊには、それぞれ異なるキー機能を
有するキーが対応する。このキーボード１０の各行に配
列されるスイッチＳＷには、４本の行ラインＥＯ−Ｅ３
が配ＦＩされ、各列に配列されるスイッチＳＷには、１
６本の列ラインＦＯ−Ｆ１５が配置される。これらの行
ラインＥＯ−Ｅ３と列ラインＦＯ−Ｆ１５の交点上には
、前記スイッチ５Ｗｉｊが配置される。（第５図参照）
行ラインＥＯ−Ｅ３のそれぞれの一端は、バッファ１１
０入力端子ＡＯ〜Ａ３に接続されており、他端は一括し
て電力付勢されている。これによりて通常、行ラインＥ
Ｏ−Ｅ３は、“Ｈ″に保たれることになる１列ラインＦ
Ｏ〜Ｆ１５のそれぞれの一端は、デコーダの出力端子Ｒ
Ｏ−Ｒ１５に接続され、他端は浮いた状態である。
一方、キー・スキャンを制御するＣＰＵ１３には、バッ
ファ１１の信号を読出す読出し信号φの出力端子「「が
設けられ、この出力端子「「は、ライン１４を介してバ
ッフＴ１１の入力端子Ｇに接続される。また、４ビツト
のバイナリカウンタ１５に設けられる入力端子ＣＫは、
ライン１６を介してライン１４に接続されており、前記
ＣＰＵ１３の出力端子ＲＤからの読出し信号φがクロ７
り信号として入力される。
ファ１１の信号を読出す読出し信号φの出力端子「「が
設けられ、この出力端子「「は、ライン１４を介してバ
ッフＴ１１の入力端子Ｇに接続される。また、４ビツト
のバイナリカウンタ１５に設けられる入力端子ＣＫは、
ライン１６を介してライン１４に接続されており、前記
ＣＰＵ１３の出力端子ＲＤからの読出し信号φがクロ７
り信号として入力される。
バイナリカウンタ１５でカウントアツプされた４ビツト
の２進データは、その出力端子Ｑａ、Ｑｂ。
の２進データは、その出力端子Ｑａ、Ｑｂ。
Ｑ ｃ、Ｑ ｄから前記デコーダ１２に入力される一方
、前記バッファ１１の入力端子Ａ４〜Ａ７に並列に入力
される。バッファ１１においては、前記入力端子ＡＯ−
Ａ７に対応する出力端子ＹＯ−Ｙ７が設けられでおり、
これらの出力端子ＹＯ〜Ｙ７は、ＣＰＵ１３の入力端子
Ｄｏ−Ｄ７に並列に接続されている。
、前記バッファ１１の入力端子Ａ４〜Ａ７に並列に入力
される。バッファ１１においては、前記入力端子ＡＯ−
Ａ７に対応する出力端子ＹＯ−Ｙ７が設けられでおり、
これらの出力端子ＹＯ〜Ｙ７は、ＣＰＵ１３の入力端子
Ｄｏ−Ｄ７に並列に接続されている。
第２図は、ＣＰＵ１３、バッファ１１、バイナリカウン
タ１５、デコーダ１２およびキーボード１１のそれぞれ
の間の動作状態を表わすタイムチャーＦである。キー・
スキャンを行なうためには、まず、ＣＰｔＪ１３の出力
端子ＲＤからバッファ１】に入力された信号を読出すた
めの読出し信号φ（第２図（１）参照）が、ライン１４
を介してバッファ１１の入力端子Ｇに入力される（同図
（２）参照）。
タ１５、デコーダ１２およびキーボード１１のそれぞれ
の間の動作状態を表わすタイムチャーＦである。キー・
スキャンを行なうためには、まず、ＣＰｔＪ１３の出力
端子ＲＤからバッファ１】に入力された信号を読出すた
めの読出し信号φ（第２図（１）参照）が、ライン１４
を介してバッファ１１の入力端子Ｇに入力される（同図
（２）参照）。
−力、前記読出し信号φは、クロック信号としてバイナ
リカウンタ１５の入力端子ＣＫに入力される（同図（３
）参照）、入力端子ＣＫに入力されるクロック信号は、
出力端子「「から出力される信号φが反転されたもので
ある。すなわち、出力端子ＲＤにおいてＬ″は、入力端
子ＣＫにおいて“Ｉ（”となり、また“Ｈ″はＬ″とな
る。
リカウンタ１５の入力端子ＣＫに入力される（同図（３
）参照）、入力端子ＣＫに入力されるクロック信号は、
出力端子「「から出力される信号φが反転されたもので
ある。すなわち、出力端子ＲＤにおいてＬ″は、入力端
子ＣＫにおいて“Ｉ（”となり、また“Ｈ″はＬ″とな
る。
バイナリカウンタ１５は、前記クロック信号φのパルス
の立下りによって４ビツトの２進データをカウントアツ
プして、出力端子Ｑ ａ、Ｑ ｂ、Ｑ ｃｔＱｄから出
力する。この４ビツトの２進データは、デコーダ１２に
送られる一方、バッファ１１の入力端子Ａ４〜Ａ７に与
えられ、一時記憶される。
の立下りによって４ビツトの２進データをカウントアツ
プして、出力端子Ｑ ａ、Ｑ ｂ、Ｑ ｃｔＱｄから出
力する。この４ビツトの２進データは、デコーダ１２に
送られる一方、バッファ１１の入力端子Ａ４〜Ａ７に与
えられ、一時記憶される。
デコーダ１２においては、入力された４ビツト２進デー
タに基づいて、１６個の出力端子ＲＯ〜Ｒ１５のうちか
ら１つ選び出して、たとえば出力端子ＲＯを“Ｌ″にし
て、残りの出力端子Ｒ１〜Ｒ１５を’Ｈ”にして、キー
ボード１０に配置されたそれぞれの列ラインＦＯ−Ｆ１
５に与える。これによって、列ラインＦＯがＬ”になり
、残りの列ラインＦ１〜Ｆ１５はすべて“ト■”になる
。
タに基づいて、１６個の出力端子ＲＯ〜Ｒ１５のうちか
ら１つ選び出して、たとえば出力端子ＲＯを“Ｌ″にし
て、残りの出力端子Ｒ１〜Ｒ１５を’Ｈ”にして、キー
ボード１０に配置されたそれぞれの列ラインＦＯ−Ｆ１
５に与える。これによって、列ラインＦＯがＬ”になり
、残りの列ラインＦ１〜Ｆ１５はすべて“ト■”になる
。
行ラインＥＯ〜Ｅ３は、キーが押圧されない限り常にＩ
］″である。ここでたとえば所定のキーが押圧されてス
イッチｓｗｏｏが導通状態になれば、行ラインＥＯと列
ラインＦＯとが導通され、行ラインＥＯは’Ｈ″′から
“Ｌ”に変わる。これによってバッファ１１の入力端子
ＡＯにはＬ″′が入力され、入力端子Ａ１〜Ａ３には“
Ｈ″が入力されることになる。
］″である。ここでたとえば所定のキーが押圧されてス
イッチｓｗｏｏが導通状態になれば、行ラインＥＯと列
ラインＦＯとが導通され、行ラインＥＯは’Ｈ″′から
“Ｌ”に変わる。これによってバッファ１１の入力端子
ＡＯにはＬ″′が入力され、入力端子Ａ１〜Ａ３には“
Ｈ″が入力されることになる。
バッファ１１には、バイナリカウンタ１５からの信号お
よび、行ラインＥＯ〜Ｅ３の信号がそれぞれ入力端子Ａ
４〜Ａ７およびＡＯ−Ａ３に入力されるが、これらの信
号は、入力端子Ｇに入力される読出し信号φによって、
ＣＰＵ１３に対して読出し、もしくは読出し禁止状態を
制御される。
よび、行ラインＥＯ〜Ｅ３の信号がそれぞれ入力端子Ａ
４〜Ａ７およびＡＯ−Ａ３に入力されるが、これらの信
号は、入力端子Ｇに入力される読出し信号φによって、
ＣＰＵ１３に対して読出し、もしくは読出し禁止状態を
制御される。
すなわち、入力端子Ｇに入力される読出し信号φがＬ″
であれば、ＣＰＵ１３の読出し可能な状態となり、入力
端子ＡＯ−Ａ？へ入力された信号は、それに対応する出
力端子ＹＯ〜Ｙ７からＣＰＵｌ３に送出されろ、一方、
読出し信号φが１１″になればＣＰＵ１３の読出し禁止
状態となる。
であれば、ＣＰＵ１３の読出し可能な状態となり、入力
端子ＡＯ−Ａ？へ入力された信号は、それに対応する出
力端子ＹＯ〜Ｙ７からＣＰＵｌ３に送出されろ、一方、
読出し信号φが１１″になればＣＰＵ１３の読出し禁止
状態となる。
これによって、たとえば、時刻ｔ１において、ＣＰＵ１
３の出力端子ＲＤの読出し信号が’Ｌ″から“１４″に
なれば、バッファ１１の入力端子召−も同じく“Ｈ”に
なり、ＣＰＵ１３に対する読出しを禁止する。
３の出力端子ＲＤの読出し信号が’Ｌ″から“１４″に
なれば、バッファ１１の入力端子召−も同じく“Ｈ”に
なり、ＣＰＵ１３に対する読出しを禁止する。
一方、バイナリカウンタ１５の入力端子ＣＫは、時刻ｔ
１ において“Ｈ”からＬ”になり、４ビツト２進デ
ータを１つカウントアツプして、この２進データをデコ
ーダ１２に与える一方、バッファ１１に送る。
１ において“Ｈ”からＬ”になり、４ビツト２進デ
ータを１つカウントアツプして、この２進データをデコ
ーダ１２に与える一方、バッファ１１に送る。
バッファ１１は、入力端子正に入力されるパルスの立上
り期間τＧにおいては、前述のようにＣＰｔＪ１３の読
出し禁止状態にあるので、送られてきた２進データを一
時記憶する。一方、バッフＴ１１の読出し禁止期間τＧ
において、キーボード１０の行ラインＥＯ〜Ｅ３からバ
ッフ７１１の入力端子ＡＯ−Ａ３に、キー押圧に関する
情報が送られてきたとすれば、この情報もバッファ１１
に一時記憶される。
り期間τＧにおいては、前述のようにＣＰｔＪ１３の読
出し禁止状態にあるので、送られてきた２進データを一
時記憶する。一方、バッフＴ１１の読出し禁止期間τＧ
において、キーボード１０の行ラインＥＯ〜Ｅ３からバ
ッフ７１１の入力端子ＡＯ−Ａ３に、キー押圧に関する
情報が送られてきたとすれば、この情報もバッファ１１
に一時記憶される。
次に時刻Ｌ２において、ＣＰＵ１３の出力端子ＲＤの読
出し信号φが′Ｈ″からＬ”になれば、バッフＴ１１の
入力端子Ｇも同じく“Ｌ”になり、パルスの立下り期間
τＧｌ：おいては、ＣＰＵ１３に対する読出し禁止状態
を解除する。したがって、ＣＰＵ１３はバッフ７１１に
記憶された前述の２進データおよび行ラインＥＯ−Ｅ３
からの情報を読取ることになる。また読出し禁止解除期
間τｂ−において、バッファ１１に行ラインＥＯ−Ｅ３
がら情報が送られてくれば、そのま主ＣＰＵ１３に与え
られる。
出し信号φが′Ｈ″からＬ”になれば、バッフＴ１１の
入力端子Ｇも同じく“Ｌ”になり、パルスの立下り期間
τＧｌ：おいては、ＣＰＵ１３に対する読出し禁止状態
を解除する。したがって、ＣＰＵ１３はバッフ７１１に
記憶された前述の２進データおよび行ラインＥＯ−Ｅ３
からの情報を読取ることになる。また読出し禁止解除期
間τｂ−において、バッファ１１に行ラインＥＯ−Ｅ３
がら情報が送られてくれば、そのま主ＣＰＵ１３に与え
られる。
一方、バイナリカウンタ１５の入力端子ＣＫは、時刻【
２ においてＬ″から′Ｈ″になるが、バイナリカウン
タ１５は、パルスの立下りで４ビツト２進データをカウ
ントアツプするので、読出し禁止解除期間τＧにおいて
は、前述のカウントアツプされた２進データを出力し続
けることになる。
２ においてＬ″から′Ｈ″になるが、バイナリカウン
タ１５は、パルスの立下りで４ビツト２進データをカウ
ントアツプするので、読出し禁止解除期間τＧにおいて
は、前述のカウントアツプされた２進データを出力し続
けることになる。
次に、ＣＰＵ１３の出力端子ＲＤの読出し信号φが時刻
ｔ３において“Ｌ”から“Ｈ”になれば、バッファ１１
は読出し禁止状態となり、バイナリカウンタ１５は４ビ
ツト２進データをカウントアツプしてバッファ１１に与
える。
ｔ３において“Ｌ”から“Ｈ”になれば、バッファ１１
は読出し禁止状態となり、バイナリカウンタ１５は４ビ
ツト２進データをカウントアツプしてバッファ１１に与
える。
このようにして、ＣＰＵ１３の出力端子ＲＤから出力さ
れる読出し信号φの１周期ごとに、バッファ１１の出力
端子ＹＯ〜Ｙ７から、キーボード１０のキー押圧に関す
る情報が出力される。すなわち、出力端子Ｙ４〜Ｙ７に
は、キーボード１０の列ラインＦＯ〜Ｆ１５に対応する
情報が入力され、出力端子ＹＯ−Ｙ３には、行ラインＥ
Ｏ−Ｅ３に対応する情報が入力される。したがって、Ｃ
ＰＵ１３の出力端子「「からの読出し信号φが１６周期
期間出力されれば、４行１６列のキーボード１０のキー
のすべてがキー・スキャンされたことになる。
れる読出し信号φの１周期ごとに、バッファ１１の出力
端子ＹＯ〜Ｙ７から、キーボード１０のキー押圧に関す
る情報が出力される。すなわち、出力端子Ｙ４〜Ｙ７に
は、キーボード１０の列ラインＦＯ〜Ｆ１５に対応する
情報が入力され、出力端子ＹＯ−Ｙ３には、行ラインＥ
Ｏ−Ｅ３に対応する情報が入力される。したがって、Ｃ
ＰＵ１３の出力端子「「からの読出し信号φが１６周期
期間出力されれば、４行１６列のキーボード１０のキー
のすべてがキー・スキャンされたことになる。
第３図は、本実施例に従うキー・スキャン処理の７０−
チャートである。
チャートである。
ステップｎ１ においては、ＣＰｔＪ１３の出力端子
ＲＤから読出し信号φが出力され、バイナリカウンタ１
５を介してデコーダ１２がキーボード１０のたとえば列
ラインＦＯをＬ″ｌこして、バ・ン７ア１１は前記列ラ
インＦＯに対応する列アドレスおよび行アドレスを一時
記憶する。なおステップｎ工における動作は、前述した
第２図示の読出し禁止期間τＧの間に行なわれる。
ＲＤから読出し信号φが出力され、バイナリカウンタ１
５を介してデコーダ１２がキーボード１０のたとえば列
ラインＦＯをＬ″ｌこして、バ・ン７ア１１は前記列ラ
インＦＯに対応する列アドレスおよび行アドレスを一時
記憶する。なおステップｎ工における動作は、前述した
第２図示の読出し禁止期間τＧの間に行なわれる。
ステップ２においては、ＣＰＵ１３がステップｎ１
においてバッファ１１に一時記憶された情報を読出す、
この情報は、そのままキーコードテーブルの７ドレスと
なり、ＣＰＵ１３がこの列アドレスおよび行アドレスを
読めば、次の列アドレス処理へ移る。なお、ステップｎ
２ における動作は、Ｉη達した読出し禁止解除期間
τＧの間に行なわれる。
においてバッファ１１に一時記憶された情報を読出す、
この情報は、そのままキーコードテーブルの７ドレスと
なり、ＣＰＵ１３がこの列アドレスおよび行アドレスを
読めば、次の列アドレス処理へ移る。なお、ステップｎ
２ における動作は、Ｉη達した読出し禁止解除期間
τＧの間に行なわれる。
このようにして、本実施例に従えば、−通りのキー・ス
キャンは、ＣＰＵ１３の一回の読出しで行なうことがで
き、その処理速度が従来技術に比べて６段に向上する。
キャンは、ＣＰＵ１３の一回の読出しで行なうことがで
き、その処理速度が従来技術に比べて６段に向上する。
たとえば、パイナリ力ツンタ１５において、４ビツト２
進データを１つカウントアツプするのに要する時間を数
１０μｓｅｃと設定することができるので、各列アド
レスを読出す時間らこれに準することが可能となる。
進データを１つカウントアツプするのに要する時間を数
１０μｓｅｃと設定することができるので、各列アド
レスを読出す時間らこれに準することが可能となる。
またＣＰＵ１３において、キー・スキャンに要するボー
トは、読出し信号φを出力する出力端子ＲＤとして１つ
のボートのみを使用するだけでよく、残りのボートは別
の制御に使える。したがって、従来、他のＣＰＵに管理
させていた動作もこのＣＰＵ１３で行なうことができ、
システム全体の回路を減らすことが可能となる。
トは、読出し信号φを出力する出力端子ＲＤとして１つ
のボートのみを使用するだけでよく、残りのボートは別
の制御に使える。したがって、従来、他のＣＰＵに管理
させていた動作もこのＣＰＵ１３で行なうことができ、
システム全体の回路を減らすことが可能となる。
効 果
以上のように本発明に従えば、被走査対象において、行
方向位置における被走査単位の列方向の指定は、カウン
タでカウントされた複数ビット出力に基づいてデコーダ
が行なうが、前記列方向の各々を順次指定していく時間
は、カウンタが複数ビットカウントする時間に対応する
。またカウンタがカウントする時間は、制御手段からの
パルス状読取り信号の周期に支配される。したがって制
御手段は、被走査対象のアドレスを−通り走査するのに
要する時間を可及的に短かくすることが可能となる。
方向位置における被走査単位の列方向の指定は、カウン
タでカウントされた複数ビット出力に基づいてデコーダ
が行なうが、前記列方向の各々を順次指定していく時間
は、カウンタが複数ビットカウントする時間に対応する
。またカウンタがカウントする時間は、制御手段からの
パルス状読取り信号の周期に支配される。したがって制
御手段は、被走査対象のアドレスを−通り走査するのに
要する時間を可及的に短かくすることが可能となる。
さらに、制御手段からの出力端子は、本発明に従えば、
１本のみで前記動作を遂行することができるので、制御
手段の残りの出力端子は別の制御に使うことができる。
１本のみで前記動作を遂行することができるので、制御
手段の残りの出力端子は別の制御に使うことができる。
したがって、従来、他の制御手段に管Ｆｌ！させていた
動作も、当該制御手段において行なうことも可能となり
、システム全体の回路を減らすことができる。
動作も、当該制御手段において行なうことも可能となり
、システム全体の回路を減らすことができる。
第１図は本発明の一実施例であるキーボード１０に関連
するブロック図、第２図はＣＰＵ１３、バッファ１１、
バイナリカウンタ１５、デコーダ１２およゾキーボード
１０の動作状態を表わすタイムチャート、第３図は本実
施例に従うキー・スキャン処理の７０−チャー）、ＰＩ
Ｓ４図は典型的な先行技術の電気的ｈ１成を示すブロッ
ク図、第５図はキーボードのキーに対応するスイッチ５
Ｗｉｊの配列図、第６図は従来技術のキー・スキャンを
説明するための７０−チャー）？ある。 １０・・・キーボード、１１・・・パ５１７Ｔ１１２・
・・デコーダ、１３・・・ｃｐｕ、１４．１６・・・ラ
イン、１５・・・バイナリカウンタ、ＥＯ〜Ｅ３・・・
行ライン、−Ｆ Ｏ−Ｆ １５ ・・・列ライン、ＲＤ
、Ｑ ａ、Ｑ ｂ、Ｑ ｃ、Ｑ ｄ。 ＲＯ−Ｒ１５，ＹＯ−Ｙ７・ｌカミ子、 Ｇ、ＣＫ。 ＡＯ−Ａ７．Ｄｏ〜Ｄ７・・・入力端子代理人 弁理
士 四散 圭一部 第３図 第４ 囚 第５図 第６図
するブロック図、第２図はＣＰＵ１３、バッファ１１、
バイナリカウンタ１５、デコーダ１２およゾキーボード
１０の動作状態を表わすタイムチャート、第３図は本実
施例に従うキー・スキャン処理の７０−チャー）、ＰＩ
Ｓ４図は典型的な先行技術の電気的ｈ１成を示すブロッ
ク図、第５図はキーボードのキーに対応するスイッチ５
Ｗｉｊの配列図、第６図は従来技術のキー・スキャンを
説明するための７０−チャー）？ある。 １０・・・キーボード、１１・・・パ５１７Ｔ１１２・
・・デコーダ、１３・・・ｃｐｕ、１４．１６・・・ラ
イン、１５・・・バイナリカウンタ、ＥＯ〜Ｅ３・・・
行ライン、−Ｆ Ｏ−Ｆ １５ ・・・列ライン、ＲＤ
、Ｑ ａ、Ｑ ｂ、Ｑ ｃ、Ｑ ｄ。 ＲＯ−Ｒ１５，ＹＯ−Ｙ７・ｌカミ子、 Ｇ、ＣＫ。 ＡＯ−Ａ７．Ｄｏ〜Ｄ７・・・入力端子代理人 弁理
士 四散 圭一部 第３図 第４ 囚 第５図 第６図
Claims (1)
- 【特許請求の範囲】 被走査単位が行列状に配列された被走査対象と、パルス
状読取り信号を出力する制御手段と、前記読取り信号の
入力の度にカウント動作を行ない、複数ビットのカウン
ト出力を有するカウンタと、 前記カウンタの複数ビット出力にそれぞれ対応して、前
記被走査対象の行方向位置を指定するデコーダとを含み
、 デコーダによって指定された行方向位置における列方向
の被走査単位からの信号と、前記カウンタの複数ビット
出力とを以って、前記被走査対象のアドレスとするよう
にしたことを特徴とする走査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210329A JPS6365516A (ja) | 1986-09-06 | 1986-09-06 | 走査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210329A JPS6365516A (ja) | 1986-09-06 | 1986-09-06 | 走査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6365516A true JPS6365516A (ja) | 1988-03-24 |
Family
ID=16587617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210329A Pending JPS6365516A (ja) | 1986-09-06 | 1986-09-06 | 走査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6365516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7600806B2 (en) | 2006-09-27 | 2009-10-13 | Honda Motor Co., Ltd. | Attachment structure and attachment method for window glass and glass molding |
-
1986
- 1986-09-06 JP JP61210329A patent/JPS6365516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7600806B2 (en) | 2006-09-27 | 2009-10-13 | Honda Motor Co., Ltd. | Attachment structure and attachment method for window glass and glass molding |
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