JPS6365959B2 - - Google Patents

Description

【発明の詳細な説明】

本発明はプラズマ・デイスプレイ・パネル（以
下PDPと略す）の駆動回路に関する。 PDPは多数本のＸ電極と多数本のＹ電極とを、
放電空間を挾んでマトリクス状に配列せしめ、駆
動された任意のＸ電極と駆動された任意のＹ電極
の交点に位置する、画素対応のセルに放電を生ぜ
しめ、所望の放電画素を発光させることによつ
て、所望のキヤラクタあるいはパターンを発光表
示することのできる装置であり、例えばコンピユ
ータシステムにおける周辺端末表示デバイスとし
て利用される。 本発明は、そのPDP装置に設けられ該PDPの
Ｘ電極およびＹ電極を駆動するための駆動回路に
ついて言及するものである。ここに、駆動とは、
ＸおよびＹ電極の交点に放電発光を生ぜしめるた
めの書込み駆動、一旦生じた放電発光を消滅させ
ないようにするための維持駆動および一旦生じた
放電発光を消滅させる消去駆動等を意味する。 現在PDPの駆動に必要な電圧は前記書込み駆
動において最も高く約150Vにも達する。従つて、
駆動回路としては高耐圧の駆動素子をもつて構成
されなければならない。このため一般の駆動回路
は、デイスクリートの高耐圧駆動素子を集合して
構成するか、あるいは部分的に集積回路化した駆
動素子およびデイスクリートの高耐圧駆動素子を
組合せてハイブリツト構成するか、いずれかの手
法で実現していた。 然しながら、上記いずれの手法も回路規模を大
形化し又高価格化するという欠点を伴い、さらに
PDP装置の論理制御回路系と駆動回路系とを一
体に集積回路化できないという欠点をも伴う。こ
のような諸欠点を一挙に解決するために駆動回路
の高耐圧モノリシツク集積回路化を達成すれば良
いことは明らかである。ところが、現在の半導体
技術において約150Vの高耐圧集積回路は末だ実
用的でなく、定格電圧は高々約90〜100Vである。
この耐圧の集積回路を使つて駆動回路を構成しよ
うとした場合、現在の駆動方法では電圧上の制約
からこれら集積化された駆動回路とフローテイン
グして定格の90〜100V以上の電圧が加わらない
ように方式上の工夫をしなければならかつた。す
なわち、従来の駆動回路ではパルストランス，フ
オトアイソレータ等の余分なフローテイング回路
を用いて集積回路化を行なつており、駆動回路の
複雑化およびコスト高を生じ且つそれは極めて使
いにくいものであつた。 従つて本発明の目的は、集積回路そのものの保
証定格電圧は約90〜100Vでありながら、見かけ
上その保証定格電圧を約150Vに引き上げること
のできる回路構成を備えたPDPの駆動回路を提
案することである。 上記目的に従い本発明は、放電空間を挾んでマ
トリクス状に配列される複数本のＸ電極およびＹ
電極の各々を駆動するＸ電極駆動段およびＹ電極
駆動段とを有してなるプラズマ・デイスプレイ・
パネルの駆動回路において、それぞれの絶対値の
総和が前記Ｘ電極およびＹ電極間に放電を起させ
るに十分な電圧である少なくとも２種の第１電源
電圧および第２電源電圧若しくは零電圧を選択的
に出力する電源回路と；該電源回路とアース間に
挿入され制御入力信号によつてオン・オフする第
１のトランジスタと；該電源回路とアース間に、
前記Ｘ電極およびＹ電極の対で形成されるプラズ
マ・デイスプレイ・パネル負荷と直列接続するよ
うに、挿入され且つ前記第１のトランジスタのオ
ン・オフによつてそれぞれオフ・オンとなる第２
のトランジスタと；前記第１電源電圧および第２
電源電圧のいずれかに対して前記第１のトランジ
スタおよび第２のトランジスタが逆電圧になつた
とき、当該電源電圧に対して逆方向バイアスとな
ることにより該第１のトランジスタを該逆電圧か
ら保護する第１のダイオードと；当該電源電圧に
対して順方向バイアスとなることにより該第２の
トランジスタを該逆電圧から保護する第２のダイ
オードと、から構成したことを特徴とするもので
ある。 以下図面に従つて本発明を説明する。 第１図は一般的なPDP駆動システムを示すブ
ロツク図である。本図において、１１はPDP（プ
ラズマ・デイスプレイ・パネル）であり、多数本
のＸ電極１２―１，１２―２……１２―ｎと多数
本のＹ電極１３―１，１３―２……１３―ｎが極
めて小ギヤツプの放電空間（図示せず）を挾んで
相対し、全体としてマトリクス状電極群を形成す
る。これらＸ電極およびＹ電極は、それぞれＸ電
極駆動段１４―１，１４―２……１４―ｎおよび
Ｙ電極駆動段１５―１，１５―２……１５―ｎに
よつて個々独立に駆動される。又、これらＸ電極
およびＹ電極駆動段は共通の電源回路１６によつ
て励磁される。従つて、PDPの駆動回路は少な
くともＸ電極駆動段群１４とＹ電極駆動段群１５
ならびに電源回路１６を含んでなる。今仮りにＸ
電極１２―２およびＹ電極１３―２に書込み電圧
が印加されたとすると、放電セルC₂₂が放電し、
１画素としての放電発光が得られるから、所定の
ＸおよびＹ電極を選択的に駆動すれば所望のキヤ
ラクタあるいはパターンに沿つて放電発光表示が
得られる。実際には、例えばＸ電極側の駆動を順
次一方向にシフトして、１つのＸ電極毎に放電発
光を形成して行くという走査が行なわれる。この
走査において、いずれのＸ電極駆動段を選択的に
駆動し、又いずれのＹ電極駆動段を選択的に駆動
すべきかは、Ｘアドレス信号ADXおよびＹアド
レス信号ADYによつて指定される。数ビツトの
デイジタルデータであるこれら信号ADXおよび
ADYはそれぞれタイミング・ゲート１７―Ｘお
よび１７―Ｙを介してアドレス・デコーダ１８―
Ｘおよびアドレス・デコーダ１８―Ｙに印加さ
れ、デコーダ１８―Ｘおよび１８―Ｙより、それ
ぞれ信号ADXおよびADYによつて指定された１
つのＸ電極駆動段およびＹ電極駆動段を励磁す
る。 既述のとおり、PDP１１の駆動には書込み駆
動、維持駆動および消去駆動があり、この他に全
面消去駆動等がある。これらの駆動モードはそれ
ぞれPDP固有の所定のタイミングで行なわれな
ければならないので、タイミング制御回路１９が
設けられる。回路１９は、例えば図示しない中央
処理装置（CPU）より、書込み、消去あるいは
全面消去の指定信号IW，IEあるいはIBEを受信
するラインＬ１，Ｌ２およびＬ３を介して、それ
ぞれタイミング・ゲート１７―Ｘ，１７―Ｙおよ
び電源回路１６の制御タイミングを指示する。な
お、維持駆動モードは一定のルールで規則的にな
されるか電源回路１６自身が自動的に行なう。 さて、本発明の第１の主題である駆動回路につ
いて詳しく説明する。この駆動回路は、第１図の
Ｘ電極駆動段１４―１，１４―２……１４―ｎ、
Ｙ電極駆動段１５―１，１５―２……１５―ｎお
よび電源回路１６であり、その主要部は前二者の
ＸおよびＹ電極駆動段である。これら電極駆動段
の１つは第２Ａ図に示す回路構成からなる。ただ
し第２Ａ図は、Ｘ又はＹ電極駆動段の第１の形式
（NPN形）による回路構成を示す回路図である。
説明を分り易くするために、第２Ａ図の電極駆動
回路２０は第１図のＸ電極駆動段１４―１，１４
―２……１４―ｎの１つであるとすると、回路２
０は、第１図のアドレス・デコーダ１８―Ｘから
の制御入力信号SCを受信し、第１図の電源回路
１６からの電源電圧VXによつて励磁され、その
出力PXは、対応する１つのＸ電極を通してPDP
負荷（放電セル）Ｃに印加される。本図の回路２
０は、主として第１のトランジスタ２１、第２の
トランジスタ２２、第１のダイオード２３、およ
び第２のダイオード２４，２４―１，２４―２か
らなり、この他抵坑群Ｒ１，Ｒ２およびＲ３が付
帯する。本回路２０の動作は次のとおりである。
先ず、電源電圧VXが第２Ｂ図ｂ）欄に示す波形
で印加される。この場合VXは第１の電源電圧
VX１と第２の電源電圧VX２の２種のレベルを
とるものとし、これらの絶対値の和｜VX１｜＋
｜VX２｜が、放電セルＣに放電を起させるに十
分な約150Vとなるように、各々のレベルを予め
定めておく。 １ 第２Ｂ図の期間t₀〜t₁において、 電源電圧：VX＝VX１ 制御入力：SC＝“１” であるから、第２Ｂ図ｄ）欄に示すとおり、ト
ランジスタ２１がオン、トランジスタ２２がオ
フとなり、同図ｃ）欄の如く PX＝“０” となる。この場合の電流経路は、PDP負荷Ｃ
→第２のダイオードの一方２４―１→第１のダ
イオード２３→第１のトランジスタ２１→アー
スである。又、この期間中、第１および第２の
トランジスタ共逆電圧とならない。 ２ 第２Ｂ図の期間t₁〜t₂において、 電源電圧：VX＝VX１ 制御入力：SC＝“０” であるから、第２Ｂ図ｄ）欄に示すとおり、ト
ランジスタ２１がオフ、トランジスタ２２がオ
ンとなり、同図ｃ）欄の如く PX＝“１” となる。このPX（＝“１”）はほぼVX１のレベ
ルである。この場合の電流経路は、VX→抵坑
Ｒ１→第２のトランジスタ２２のベース→第２
のトランジスタのコレクタからエミツタ→
PDP負荷Ｃである。この期間中も又、トラン
ジスタ２１，２２共に逆電圧とならない。 ３ 第２Ｂ図の期間t₂〜t₃およびt₃〜t₄において、 電源電圧：VX＝0V であるから、 制御入力：SC＝“１” SC＝“０” のいずれであつても、トランジスタ２１，２２
のオン、オフに拘らず、同図ｃ）欄の如く PX＝“０” となる。この期間中、トランジスタ２１，２２
共に無電圧である。 ４ 第２Ｂ図の期間t₄〜t₅において、 電源電圧：VX＝VX２ 制御入力：SC＝“１” であるから、第２Ｂ図ｄ）欄に示す如く、トラ
ンジスタ２１がオン、トランジスタ２２がオフ
となり、同図ｃ）欄の如く、 PX＝“−１” となる。このPX（＝“−１”）はほぼVX２のレ
ベルである。この場合の電流経路は、PDP負
荷Ｃ→第２のダイオードの一方２４―１→第２
のダイオードの他方２４―２→VXである。こ
の期間中トランジスタ２１および２２は共に逆
電圧となるから、これらを破壊から保護しなけ
ればならない。ところが、第１のトランジスタ
２１についてみると、その前段の第１のダイオ
ード２３が逆方向バイアスとなる故、該トラン
ジスタ２１には、その逆電圧は印加されない。
一方、第２のトランジスタ２２についてみる
と、今、第２のダイオード２４の双方２４―
１，２４―２が順方向バイアスとなつているか
ら、該トランジスタ２２に印加される逆電圧は
各ダイオード２４―１，２４―２の順方向電圧
の和である約1.4V（＝0.7×２）に過ぎない。結
局、トランジスタ２２も又、その逆電圧による
破壊から保護されることになる。 ５ 第２Ｂ図の期間t₅〜t₆において、 電源電圧：VX＝VX２ 制御入力：SC＝“０” であるから、第２Ｂ図ｄ）欄に示す如く、トラ
ンジスタ２１および２２は共にオフとなり、同
図ｃ）欄の如く、 PX＝“−１” となる。このPX（＝“−１”）はほぼVX２のレ
ベルである。この場合の電流経路は上記４）の
期間t₄〜t₅のケースと全く同じである。又、ト
ランジスタ２１および２２が共に逆電圧となつ
ても、これらトランジスタがダイオード２３お
よび２４―１，２４―２によつて保護されるこ
とは、上記４）の期間t₄〜t₅と同じである。 かくの如く、電源電圧に対し十分保護された駆
動素子２１，２２によつて電極駆動回路２０を実
現することができる。ところが、その動作は大別
して次の２通りとなる。 第１の電源電圧VX１（正）のもとでは、制
御入力信号の“１”，“０”に応じて、出力PX
が“１”，“０”となる。 第２の電源電圧VX２（負）のもとでは、制
御入力信号SCの“１”，“０”に関係なく、出
力PXは“−１”となつたままである。 従つて、本回路２０のみで実際にPDPを発光
表示させあるいはこれを維持し、又、これを消滅
させるための制御においては、上記およびの
２つの動作を適宜組み合わせて行なうことが必要
である。 以上第２Ａ図および第２Ｂ図を用いて本発明に
よる第１の形式の電極駆動回路２０について述べ
たが、これと相補的な第２の形式の電極駆動回路
も実現できる。第２の形式では、前記第１のトラ
ンジスタ２１および第２のトランジスタ２２を、
NPN形ではなく、PNP形で構成する。第３Ａ図
は本発明に基づく、Ｘ又はＹ電極駆動段の第２形
式（PNP形）による回路構成を示す回路図であ
る。本図の電極駆動回路２０′において、第２Ａ
図の回路２０と同一の構成要素には同一の参照番
号又は記号を付して示す。従つて、本図中、第１
のトランジスタ２１′と第２のトランジスタ２
２′が、第１のトランジスタ２１および第２のト
ランジスタ２２にとつて代わるのみである。その
違いは、PNP形かNPN形かである。このため本
回路２０′の回路動作は、既に述べた回路２０の
回路動作と全く同じであり、第２Ｂ図と第３Ｂ図
を比較して明らかなように単に波形の極性が相補
的になるのみである。第３Ｂ図は第２Ｂ図と同
様、第３Ａ図の回路２０′の動作説明に用いる信
号波形図とトランジスタ２１′，２２′のオン・オ
フ表である。ただここで注意しなければならない
のは、電極駆動回路２０（第２Ａ図）の動作が、
既述の如く、 第１の電源電圧VX１（正）のもとでは、制
御入力信号SCの“１”，“０”に応じて、出力
PXが“１”，“０”となり、 第２の電源電圧VX２（負）のもとでは、制
御入力信号SCの“１”，“０”に関係なく、出
力PXは“−１”となつたままである、 のに対し、本電極駆動回路２０′の動作は次の２
つに大別される。 ′ 第１の電源電圧VX１（正）のもとでは、
制御入力信号SCの“１”，“０”に関係なく、
出力PXは“１”となつたままである。 ′ 第２の電源電圧VX２（負）のもとでは、
制御入力信号SCの“１”，“０”に応じて、出
力PXが“−１”，“０”となる。 従つて、本回路２０′のみで実際にPDPを発光
表示させあるいはこれを維持し、又、これを消滅
させるための制御においては、上記′および
′の２つの動作を適宜組み合わせて行なうこと
ができる。 又、第１図におけるＸ電極駆動段群１４および
Ｙ電極駆動段群１５の一方を各々回路２０（第２
Ａ図）で構成し、又、その他方を各々回路２０′
（第３Ａ図）で構成すれば、PDP１１を発光表示
させあるいはこれを維持し、又、これを消滅させ
るための制御は、上記，′，および′の動
作を適宜組み合わせて行なうことができる。な
お、本回路２０′においても、前記回路２０と同
様、第１のトランジスタ２１′は第１のダイオー
ド２３によつて、第２のトランジスタ２２′は第
２のダイオード２４によつて、それぞれ電源電圧
の逆電圧から保護され、見かけ上高耐圧化が実現
されていることに注意すべきである。 前述した第１の形式の電極駆動回路２０は種々
変形可能である。第１の変形例は、第２Ａ図にお
ける第２のダイオード２４のうちダイオード２４
―２の位置を置き換えたものであり、その回路構
成を第４Ａ図に示す。すなわち、第１の変形例の
回路２０―１においてダイオード２４―２は、
PDP負荷Ｃから、第２のトランジスタ２２をバ
イパスして、直接電源回路に接続される。第２Ａ
図の回路２０において、電源電圧（VX）が負に
なつたとき、電流経路は、PDP負荷Ｃ→ダイオ
ード２４―１→ダイオード２４―２→電源回路の
ルートであるが、これによると、ダイオード２４
―１→ダイオード２４―２の２段分の順方向電圧
降下があつて好ましくない。そこで本回路２０―
１（第４Ａ図）のようにすれば、その順方向電圧
降下はダイオード２４―２の１段分に軽減され
る。 このことは、第２の形式の電極駆動回路２０′
においても同様であり、第４Ｂ図に示す如く、第
２のダイオード２４のうちのダイオード２４―２
を、PDP負荷Ｃと電源回路（VX）の間に直接挿
入する。 さらに第１の形式の電極駆動回路２０の第２の
変形例は、第２Ａ図の回路内に、点線で示す第３
のダイオード２５を第２のトランジスタ２２に対
して順方向に挿入するものである。第２Ａ図の回
路において、電流経路が、PDP負荷Ｃ→ダイオ
ード２４―１→ダイオード２４―２→電源回路
（VX）となるケースのとき、もし第２のトラン
ジスタ２２のスイツチング速度が速いと、その電
流経路が、PDP負荷Ｃ→ダイオード２４―１→
第２のトランジスタ２２のベース→第２のトラン
ジスタ２２のコレクタ→電源回路（VX）となる
ことも考えられる。そこで、このようなルートを
遮断するために第３のダイオード２５を挿入す
る。 このことは第２の形式の電極駆動回路２０′に
ついても同じことであり、本回路２０′の第２の
変形例においては、第３Ａ図の回路内に点線で示
す前記第３のダイオード２５を第２のトランジス
タ２２′に対して順方向に設ける。 さらに第３の変形例では、第４Ａ図に示した電
極駆動回路２０―１において、同様の趣旨で、点
線で示す第３のダイオード２５を設け、又、第４
Ｂ図に示した電極駆動回路２０′―１においても、
同様の趣旨で、その第３のダイオード２５を設け
る。 前述した種々の電極駆動回路は、既述した動作
，′，あるいは′を行なうべく、集積回路
化されるので、これら電極駆動回路の駆動制御を
実行するための、集積回路用ゲートコントロール
回路が必要である。このゲートコントロール回路
の一例を示したのが第５Ａ図および第５Ｂ図であ
り、第５Ａ図は前述した第１の形式の電極駆動回
路用ゲートコントロール回路を示し、第５Ｂ図は
前述した第２の形式の電極駆動回路用ゲートコン
トロール回路を示す。第５Ａ図および第５Ｂ図に
おいていずれのゲートコントロール回路も、ダイ
オードと、抵坑と、NPN又はPNPトランジスタ
からなり、該トランジスタは電極駆動回路におけ
る第１のトランジスタ２１，２１′のベースに制
御信号を印加する。又、該ゲートコントロール回
路内のダイオードはそれぞれ、例えばゲート信号
SG，SG、データ信号，SDおよびコントロー
ル信号，CSを受信し、一方該回路内のトラン
ジスタは例えば5Vの電源電圧Vccにより駆動さ
れる。 前述した電極駆動回路およびゲートコントロー
ル回路と共に、PDP１１における発光表示、そ
の維持あるいは消去等の駆動に寄与するのは、第
１図の電源回路１６である。第６Ａ図は本発明に
用いる電源回路１６の一構成例を示す回路図であ
り、第６Ｂ図は第６Ａ図の回路の動作説明に用い
る各種信号の動作波形図である。第６Ａ図の回路
部分６１はＹ電極駆動回路用の電源電圧VY（第
１図のVY参照）を出力し、回路部分６２はＸ電
極駆動回路用の電源電圧VX（第１図のVX参照）
を出力する。ただし、これら回路部分６１および
６２はこれに限定せず、それぞれ電源電圧VXお
よびVYを出力するものとしても良い。なお、図
中の＋V_Wは書込み信号用、−V_Sは維持信号用の
各電源電圧である。 一方、回路部分６１は各種信号、すなわち書込
み信号W_up、維持信号SUSY_upおよびSUSY_dpwoお
よびW_dpwoを受信する。これら信号の波形は、第
６Ｂ図に示す。第６Ｂ図のｂ），ｃ），ｄ）および
ｅ）欄はそれぞれ前記信号のSUSY_dpwo、
SUSY_up、W_upおよびW_dpwoに対応する。これら信
号を受けて回路部分６１は、第６Ｂ図のａ）欄に
示す電源電圧VYを出力する。 又、回路部分６２は維持信号SUSX_upおよび
SUSX_dpwoを受信し、電源電圧VXを出力する。
これら信号VX、SUSX_upおよびSUSX_dpwoの波形
は第６Ｂ図のｆ），ｇ）およびｈ）欄にそれぞれ
示すとおりである。 第６Ａ図の電源回路１６において、維持信号
SUSY_up、SUSY_dpwoを受信する部分は、第１の
トランジスタ６３および第２のトランジスタ６４
をプツシユ・プル形式で接続してなり、又、維持
信号SUSX_up、SUSX_dpwoを受信する部分も、第
１のトランジスタ６５および６６をプツシユ・プ
ル形式で接続してなる。その出力VXは例えば第
２Ａ図の電源電圧VXとして供給される。又、も
し第２Ａ図の回路２０がＹ電極駆動回路として機
能するならば、前記出力VYがその電源電圧（第
２Ａ図の（VY）参照）として供給され、出力
（PY）をPDP負荷Ｃに印加する。 第２Ａ図および第４Ａ図において、出力PX
（PY）に正の電圧が現われるとき、或いは第２Ｂ
図および第４Ｂ図において出力に負の電圧が現わ
れるとき或いは第２Ｂ図および第４Ｂ図において
出力に負の電圧が現われるとき、電源電圧VX
（VY）から先ず抵坑Ｒ１に第２のトランジスタ
２２のベース電流を供給し、これをオンとすると
いうステツプを経由する。従つてPDP負荷Ｃ（容
積値C₀）と抵坑Ｒ１（抵坑値R₀）とトランジス
タ２２の電流増幅率h_FEとで定まる時定数τ、す
なわち τ＝R₀C₀／h_FE でPX（PY）が変化する。このため、PDP１１が
大形になると容積値C₀が大になり、出力PX
（PY）の変化が緩慢になる。そこで、抵坑Ｒ１を
通してベース電流をトランジスタ２２に供給し、
これをオンするステツプにおいては、別途のブー
スタ電源から出力PX（PY）を形成するものとす
る。第２Ａ図および第４Ａ図におけるブースタ電
源回路の一例を第７図に示す。本図において、７
３がブースタ電源用のトランジスタであり、第６
Ａ図に示したプツシユ・プル形式の第１および第
２のトランジスタ６３，６４または６５，６６は
第１のトランジスタ７１および第２のトランジス
タ７２として図解的に示されており、又、ブロツ
ク２０，２０′は本発明による既述の電極駆動回
路を意味する。そして、そのブースタ電源用のト
ランジスタ７３、すなわち第３のトランジスタ７
３はアイソレーシヨン用のダイオード７４を介し
て直接出力PX（PY）に作用する。つまり電極駆
動回路２０，２０′の第２のトランジスタ２２，
２２′がオンすべき書込、消去アドレス動作時以
外の維持動作状態において、該第３のトランジス
タ７３は直接PX（PY）に電圧を印加し、前記時
定数 τ＝R₀C₀／h_FE による放電維持パルス波形のなまりを解消する。 ここで、本発明に基づく電極駆動回路を用いた
PDPの駆動回路構成例を第８Ａ図に示す。ただ
し、２×２ドツトPDPの場合である。又、第８
Ｂ図は第８Ａ図における要部の信号波形を示す波
形図である。第８Ａ図において、１５―１および
１５―２はＹ電極駆動段（第１図参照）であり、
それぞれ第２Ａ図に示した回路構成を有し、又、
１４―１および１４―２はＸ電極駆動段（第１図
参照）であり、それぞれ第３Ａ図に示した回路構
成を有する。１３―１および１３―２はＹ電極、
１２―１および１２―２はＸ電極で第１図にも示
されている。これら電極の各交点にはセルC₁₁，
C₁₂，C₂₁およびC₂₂が形成され、このC₂₂について
は第１図にも示されている。第８Ａ図の回路の動
作は、第８Ｂ図の波形図から明らかである。第８
Ｂ図のａ）欄は総括的なPDP負荷電圧の波形を
示しており、放電維持パルスSP、放電発光を新
たに生じさせる書込みパルスWP、一旦放電発光
した画素を消滅させる消去パルスEPおよび全て
の放電発光を消滅させる全面消去パルスBEPが
描かれている。第８Ｂ図のｂ）は電源電圧VYで
あり、例えば＋60Vと−90Vの間を変化する。同
図ｃ）は電源電圧VXで0Vと−90Vの間で変化す
る。同図ｄ），ｅ），ｆ）およびｇ）は、各電極駆
動回路からの出力PY１，PY２，PX１およびPX
２の波形をそれぞれ示す。又、同図ｈ），ｉ），
ｊ）およびｋ）は、ＸおよびＹ電極の交点Ｘ１，
Ｙ１、Ｘ１，Ｙ２、Ｘ２，Ｙ１およびＸ２，Ｙ２
における放電セルC₁₁，C₁₂，C₂₁およびC₂₂の両端
に現われる電圧Vc₁₁，Vc₁₂，Vc₂₁およびVc₂₂の
波形をそれぞれ示す。第８Ｂ図において、放電維
持パルスSPはパルスＡ，Ｂ，Ｃ…Ｉの形でVY，
VX，PY１〜PX２，Vc₁₁〜Vc₂₂，に現われ、既
に生じている放電発光のみを消滅しないように維
持している。 ここで放電セルC₁₁に新しく放電発光を生じさ
せようとする場合、VYに＋60VのパルスＪ＋，
VXに−90VのパルスＪ−を生じさせ、PY１にパ
ルスＪ＋，PX１にパルスＪ−を生じさせる。こ
れにより、Vc₁₂にパルスＪ−が、Vc₂₁にパルス
Ｊ＋が印加され、Vc₁₁にはパルス（J_-＋J₊）が
印加される。この（J_-＋J₊）は約150Vの書込み
パルスWPとなり、C₁₁に放電発光を生ずる。本
構成による消去は１ライン同時消去方式となる。 例えば放電セルC₂₁，C₂₂に生じていた放電発光
を消滅させようとする場合、ペアパルスの一方Ｋ
をVX，PX２およびVc₂₁に生じさせ、ペアパル
スの他方（細幅〔約1μs〕のパルス）ＬをVY，
PY１，PY２，Vc₁₁およびVc₂₁に生じさせる。
ここに、消去に必要なペアパルス（Ｋ＆Ｌ）が
Vc₂₁，Vc₂₂に現われ、C₂₁，C₂₂の放電発光が消
滅する。 全面消去したい場合には、全放電セルに消去パ
ルス（Ｍ＆Ｎ）が印加されるようにする。 かくして、本発明の駆動回路により放電画素の
書込み、維持、消去、全面消去の各駆動が行なえ
ることが明らかとなる。 ところで、一般にPDPにキヤラクタ或いはパタ
ーン表示を行なう場合、 （）：PDPのキヤラクタエリア上の或いはＸ，
Ｙライン上の全ドツトを全て消灯させその後
所定のキヤラクタパターンを放電発光させる
方法と、 （）：PDPのキヤラクタエリア上或いはＸ，Ｙ
ライン上の全ドツトを全て放電発光させ、そ
の後表示に寄与しない不要のドツトの放電発
光を消去するという方法、 とがある。上記（）の方法は全く普通の表示方
法であるが、上記（）の方法は、これからキヤ
ラクタ或いはパターンの表示或いは書換えがある
ことをオペレータにアピールするという効果を有
する。本発明の電極駆動回路はＸおよびＹ電極駆
動段を全て、前記第１の形式の電極駆動回路のみ
で構成する方法、若しくはこれら全てを前記第２
形式の電極駆動回路のみで構成する方法若しくは
ＸおよびＹ電極駆動段の一方を第１の形式の電極
駆動回路で構成し、他方を第２の形式の電極駆動
回路で構成する方法等を採ることにより、上記
（）および（）のいずれの方法を実行するこ
とも可能である。 本発明の電極駆動回路が上記（），（）の方
法を実行するのが都合良いのは、既に述べた動作
又は′に基づく。すなわち、本発明の電極駆
動回路においては、電源電圧がVX２（第１の形
式のとき）又はVX１（第２の形式のとき）にな
つた場合、制御入力信号SCの“１”，“０”に関
係なく出力はVX２又はVX１に等しく保持され
るという特性がある。この特性を利用することに
より、上記（），（）の方法の実行が極めて容
易になる。 キヤラクタ表示の場合、本駆動回路を用いて上
記（）の方法を実行する２つの手法がある。第
１の手法は第９Ａ図に図解する如く、全キヤラク
タエリアの全ドツトを放電発光させ（同図上欄）
その後、左から各キヤラクタエリアごとに不要の
放電発光を消去させていく（同図下欄）手法であ
る。なお、例としてキヤラクタ“Ａ”，“Ｂ”，
“Ｃ”（進行中）を表示する。 第２の手法は第９Ｂ図に図解する如く、キヤラ
クタ表示すべきキヤラクタエリアのみの全ドツト
を放電発光させ（同図上欄）、その後該キヤラク
タエリアの不要の放電発光を消去させ“Ｃ”を表
示するというものである。 前記第１の手法（第９Ａ図）を実行するための
制御は第１０Ａ図の波形図から明らかであり、前
記第２の手法（第９Ｂ図）を実行するための制御
は第１０Ｂ図の波形図から明らかである。第１０
Ａ図および第１０Ｂ図の各ａ）欄に示す波形は
PDP負荷Ｃに現われる総括的な電圧波形である。
又、第１０Ａ図および第１０Ｂ図の各ｂ）〜ｈ）
欄はそれぞれＹ電極出力電圧PY１〜PY７の電圧
波形である。７個の出力電圧PY１〜PY７がある
のは第９Ａおよび９Ｂ図のキヤラクタが５×７ド
ツト・マトリクスで構成されているからである。
同様に各ｉ）〜ｍ）欄はそれぞれ第１番目のキヤ
ラクタエリア（第９Ａおよび９Ｂ図のキヤラクタ
“Ａ”を表示するエリア）のＸ電極出力電圧PX１
１〜PX１５の電圧波形を示す。５個の出力電圧
PX１１〜PX１５があるのは、第９Ａおよび９Ｂ
図のキヤラクタが５×７ドツト・マトリクスで構
成されているからである。同じく、各ｎ）〜ｒ）
欄はそれぞれ第２番目のキヤラクタエリア（第９
Ａおよび９Ｂ図のキヤラクタ“Ｂ”を表示するエ
リア）のＸ電極出力電圧PX２１〜PX２５の電圧
波形を示す。なお、第３番目以降のキヤラクタに
ついては記載を省略する。 第１０Ａ図において、時刻t₁₀の書込みパルス
Ｊ−(b)〜ｈ）欄）および書込みパルスＪ＋(i)〜
ｒ）欄）により、ａ）欄の書込みパルスWPが形
成され、全キヤラクタの全ドツトが放電発光す
る。時刻t₁₁において、PY１なるパルスＫとPX
１１なるパルスＬとからなるペアパルスにより消
去パルスEPを形成し、放電セルＸ１，Ｙ１の発
光を消去する。ここに、ｂ）〜ｈ）欄に黒丸群で
表わされたキヤラクタ“Ａ”の左側の一部ができ
上る。以下同様に消去パルスＬは、時刻t₁₂〜t₂₅
毎に、出力PX１２〜PX２５に順番に現われ、同
じくその時刻t₁₂〜t₂₅毎に、消去パルスＫが、出
力PY１〜PY７のいずれかに現われる。なお、。
図中のSPは放電維持パルスである。 第１０Ｂ図も第１０Ａ図の場合と原理的に全く
同じである。ただし、各キヤラクタエリア毎に表
示を行なうから、時刻t₁₀において書込みパルス
Ｊ−が全キヤラクタ(b)〜ｈ）欄）およびエリアに
印加される一方、書込みパルスＪ＋は第１番目の
キヤラクタのPX１１〜PX１５にのみ与えられ、
その後、キヤラクタ“Ａ”を浮きぼりにする消去
パルスEPが第１０Ａ図の場合と同様に与えられ
る。次に第２番目のキヤラクタを表示すべく、時
刻t₂₁において書込みパルスＪ−がPY１〜PY２
に、そして書込みパルスＪ＋がPX２１〜PX２５
に同時に印加され、以後同様に消去を行なう。 以上説明したように本発明によれば、PDPが
約150Vという高電圧で動作するにも拘らず、こ
れに耐えることのできる、集積回路化に最も適し
たPDPの駆動回路が実現される。

【図面の簡単な説明】

第１図は一般的なPDP駆動システムを示すブ
ロツク図、第２Ａ図は第１図に示したＸ又はＹ電
極駆動段の第１の形式（NPN）による回路構成
を示す回路図、第２Ｂ図は第２Ａ図の回路の動作
説明に用いるON／OFF表を含んだ波形図、第３
Ａ図は第１図に示したＸ又はＹ電極駆動段の第２
の形式（PNP）による回路構成を示す回路図、
第３Ｂ図は第３Ａ図の回路動作説明のための、
ON／OFF表を含んだ、波形図、第４Ａ図は第２
Ａ図に示した第１の形式の電極駆動回路２０の第
１の変形例２０―１を示す回路図、第４Ｂ図は第
３Ａ図に示した第２の形式の電極駆動回路２０′
の第１の変形例２０′―１を示す回路図、第５Ａ
図は第１の形式の電極駆動回路の入力に接続すべ
きゲートコントロール回路の一例を示す回路図、
第５Ｂ図は第２の形式の電極駆動回路の入力に接
続すべきゲートコントロール回路の一例を示す回
路図、第６Ａ図は第１図に示した電源回路１６の
一構成例を示す回路図、第６Ｂ図は第６Ａ図の回
路の動作を表わす信号波形図、第７図は本発明に
用いて好適なブースタ用電源回路を示す図、第８
Ａ図は本発明に基づく電極駆動回路の構成例を２
×２ドツトのPDPの場合について示す図、第８
Ｂ図は第８Ａ図における要部信号の波形を示す波
形図、第９Ａ図はキヤラクタ表示の第１の手法を
図解したパターン図、第９Ｂ図はキヤラクタ表示
の第２の手法を図解したパターン図、第１０Ａ図
は第９Ａ図に示したキヤラクタ表示の第１の手法
を実行するための動作説明に用いる信号波形図、
第１０Ｂ図は第９Ｂ図に示したキヤラクタ表示の
第２の手法を実行するための動作説明に用いる信
号波形図である。 図において、１１はプラズマ・デイスプレイ・
パネル、１２―１，１２―２…１２―ｎはそれぞ
れＸ電極、１３―１，１３―２…１３―ｎはそれ
ぞれＹ電極、１４―１，１４―２…１４―ｎはそ
れぞれＸ電極駆動段、１５―１，１５―２…１５
―ｎはそれぞれＹ電極駆動段、１６は電源回路、
２０，２０′はそれぞれ本発明の第１および第２
形式による電極駆動回路、２１，２１′はそれぞ
れ第１のトランジスタ、２２，２２′はそれぞれ
第２のトランジスタ、２３は第１のダイオード、
２４は第２のダイオード、２４―１，２４―２は
それぞれ第２のダイオード２４の１つをなすダイ
オード、２５は第３のダイオード、６３，６４は
それぞれプツシユ・プル形式の第１のトランジス
タおよび第２のトランジスタ、６５，６６はそれ
ぞれプツシユ・プル形式の第１のトランジスタお
よび第２のトランジスタ、７３は電源回路におけ
る第３のトランジスタ、７４はブースタ電源用の
ダイオード、ＣはPDP負荷である。

Claims (1)

1. 【特許請求の範囲】 １ 放電空間を挾んでマトリクス状に配列される
   複数本のＸ電極およびＹ電極の各々を駆動するＸ
   電極駆動段およびＹ電極駆動段とを有してなるプ
   ラズマ・デイスプレイ・パネルの駆動回路におい
   て、 それぞれの絶対値の総和が前記Ｘ電極およびＹ
   電極間に放電を起させるに十分な電圧である少な
   くとも２種の第１電源電圧および該第１電源電圧
   と極性の異なる第２電源電圧若しくは零電圧を選
   択的に出力する電源回路と、 該電源回路とアース間に挿入され制御入力信号
   によつてオン・オフする第１のトランジスタと、 該電源回路とアース間に、前記Ｘ電極およびＹ
   電極の対で形成されるプラズマ・デイスプレイ・
   パネル負荷と直列接続するように、挿入され且つ
   前記第１のトランジスタのオン・オフによつてそ
   れぞれオフ・オンとなる第２のトランジスタと、 前記第１電源電圧および第２電源電圧のいずれ
   かに対して前記第１のトランジスタおよび第２の
   トランジスタが逆電圧になつたとき、当該電源電
   圧に対して逆方向バイアスとなることにより該第
   １のトランジスタを該逆電圧から保護する第１の
   ダイオードと、 当該電源電圧に対して順方向バイアスとなるこ
   とにより該第２のトランジスタを該逆電圧から保
   護する第２のダイオードと、から構成し且つ該第
   ２のダイオードは２つのダイオードの対からなり
   一方のダイオードは、前記プラズマ・デイスプレ
   イ・パネル負荷より前記第２のトランジスタのベ
   ースを経由して前記第１のダイオードと順方向に
   接続されることを特徴とするプラズマ・デイスプ
   レイ・パネルの駆動回路。 ２ ２つのダイオードの対のうち他方のダイオー
   ドは前記一方のダイオードに対して順方向となる
   ように第２のトランジスタのベースおよび電源回
   路間に接続される特許請求の範囲第１項記載のプ
   ラズマ・デイスプレイ・パネルの駆動回路。 ３ ２つのダイオードの対のうち他方のダイオー
   ドは、第２のトランジスタをバイパスして、プラ
   ズマ・デイスプレイ・パネル負荷より電源回路に
   接続される特許請求の範囲第１項記載のプラズ
   マ・デイスプレイ・パネルの駆動回路。 ４ 第２のトランジスタの電源回路側駆動端子
   に、該第２のトランジスタと順方向に第３のダイ
   オードを付加する特許請求の範囲第２項又は第３
   項記載のプラズマ・デイスプレイ・パネルの駆動
   回路。 ５ ゲートコントロール回路を第１のトランジス
   タのベースに付加する特許請求の範囲第１項記載
   のプラズマ・デイスプレイ・パネルの駆動回路。 ６ Ｘ電極駆動段およびＹ電極駆動段の各々を構
   成する第１のトランジスタおよび第２のトランジ
   スタが共にNPN形トランジスタである特許請求
   の範囲第１項記載のプラズマ・デイスプレイ・パ
   ネルの駆動回路。 ７ Ｘ電極駆動段およびＹ電極駆動段の各々を構
   成する第１のトランジスタおよび第２のトランジ
   スタが共にPNP形トランジスタである特許請求
   の範囲第１項記載のプラズマ・デイスプレイ・パ
   ネルの駆動回路。 ８ Ｘ電極駆動段およびＹ電極駆動段の一方を構
   成する第１のトランジスタおよび第２のトランジ
   スタが共にNPN形トランジスタであり、その他
   方を構成する第１のトランジスタおよび第２のト
   ランジスタが共にPNP形トランジスタである特
   許請求の範囲第１項記載のプラズマ・デイスプレ
   イ・パネルの駆動回路。 ９ 電源回路が少なくとも異なる２種の電源電圧
   を出力するプツシユ・プル形式の第３のトランジ
   スタおよび第４のトランジスタを含んでなる特許
   請求の範囲第１項記載のプラズマ・デイスプレ
   イ・パネルの駆動回路。 １０ 第４のトランジスタがオンとなるときに共
   にオンとなり且つプラズマ・デイスプレイ・パネ
   ル負荷に直接接続するブースタ電源用の第５のト
   ランジスタを、プツシユ・プル形式の第３のトラ
   ンジスタおよび第４のトランジスタの他に備える
   特許請求の範囲第９項記載のプラズマ・デイスプ
   レイ・パネルの駆動回路。 １１ 第５のトランジスタとプラズマ・デイスプ
   レイ・パネル負荷との間に、該第５のトランジス
   タに対して順方向となるように、ダイオードを挿
   入する特許請求の範囲第１０項記載のプラズマ・
   デイスプレイ・パネルの駆動回路。 １２ Ｘ電極駆動段とＹ電極駆動段を駆動してＸ
   電極およびＹ電極の各交点を初めに放電発光さ
   せ、その後、キヤラクタ表示に不要な該放電発光
   を消去するように動作する特許請求の範囲第６項
   又は第７項記載のプラズマ・デイスプレイ・パネ
   ルの駆動回路。