JPS6365976B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は一般にデータ処理システムに係り、特
に、データ処理システムの改良されたプロセツサ
に係る。

本発明の出願人に譲渡されそして参考として
こゝに取り上げた米国特許第3614740号、第
3614741号及び第3710324号に開示された様なデー
タ処理システムの性能特性は、プロセツサが命令
をフエツチし、解読しそしてそれを実行する速度
によつて主として決定される。プロセツサの作動
が制御記憶装置によつて制御され、該記憶装置が
非常に多数のマイクロプログラムされたアドレス
可能な命令を記憶し、該命令によりプロセツサが
外部装置から受け取る一般的な命令をフエツチ
し、解読しそして実行するという様なシステムに
於いては、これらのプログラムされたアドレス可
能な命令をプロセツサの種々の部分により解読し
そして実行する速度が、機械の性能特性を決定す
る上で重要な要因である。

代表的には、可能な最大速度を得るためには、
これらの命令が直接実行され、即ちプロセツサの
当該部分が最小の時間に命令を直接実行できる様
に各命令に含まれた情報がプロセツサ全体に亘つ
て結合される。この命令実行方法は、命令に含ま
れた情報の種々のビツトをプロセツサ全体に亘つ
て結合するのに要するスペースという点で且つ又
命令を解読しそれによつてプロセツサを制御する
ためにプロセツサ全体に亘つて用いられる論理回
路という点で非常に経費がかゝることは明らかで
ある。プロセツサがより複雑化されるにつれて、
プログラムされる命令のサイズが著しく増加し、
これら命令を記憶する制御記憶装置のコストを高
め、プロセツサを通して命令を転送するのに要す
る付加的な導体が費すスペースの量を増加し、そ
して命令を解読して実行するに必要な論理回路の
量を増加することになる。

コストのために性能を犠牲にしている別のプロ
セツサは、命令のサイズ即ち長さを減少する様に
高度にエンコードされた命令を用いている。勿論
これはプロセツサを通して命令を転送するのに要
する導体を若干排除し、そしてプロセツサ命令を
解読し且つ実行するためにプロセツサに亘つて配
置される論理回路の量を減少できる。然し乍ら、
この技術を用いたプロセツサの性能特性は、各命
令を更にデコードするのに余計な時間を要するた
めに悪影響を受けることは間違いない。

本発明は性能的にもコスト的にも見合う様なプ
ロセツサを提供することによつて公知技術に伴な
う前記問題点を解消するものである。

いかなる処理システムに於いても、プログラム
の実行に際して或る命令は他の命令よりも相当頻
繁に実行される。これは、外部周辺装置に記憶さ
れた一般の命令又はマクロ命令をフエツチし、解
読しそして実行するのに、マイクロプログラムさ
れた命令が記憶されて用いられる様なシステムに
於いて特に言えることである。そこで本発明に於
いては、プロセツサにより実行される操作乃至は
命令が１次又は２次のいずれかに分類される。１
次の分類は、プロセツサが高性能特性を保持すべ
き場合にできるだけ迅速に行わねばならない様な
頻繁に実行される命令を含んでいる。２次の分類
はあまり頻繁に実行されない命令を含み、これら
の命令は機械の全体的な操作に必要とされるが、
プロセツサの高性能特性に実質的に影響を及ぼす
ことなく長時間に亘つて実行される様な命令であ
る。これらの２次命令は介在的に記憶されそして
デコードされ、それにより命令のサイズを減少
し、プロセツサを通して結合されねばならない導
体が使うスペース量を減少し、そして１次命令を
実行するためにプロセツサを通して用いられるハ
ードウエア乃至は論理回路の量を減少する。

プロセツサの命令が１次操作を指定する場合
は、プロセツサ内の当該装置がその命令により可
能化論理回路を経て直接制御され、そしてその命
令に於いて指定されたデータ操作及び／又は転送
が可能な最小時間代表的には１マイクロ（μ）サ
イクル（これは次々のプロセツサ命令を検索する
間の時間）以内に実行される。

２次命令の少くともその１部は２次制御レジス
タに記憶され、該レジスタはデコード論理回路を
介して、２次操作又は転送を行うためにプロセツ
サ内に転送路即ち通信路を確立する。２次操作又
は転送は多数のマイクロ（μ）サイクルに亘つて
行われるのがしばしばであるが、かゝる操作又は
命令はあまり頻繁に行われないので機械の全性能
は実質上影響を受けない。

本発明の好ましい実施例に於いては、１次命令
が１マイクロサイクル内に実行される。というの
は、次のマイクロサイクルには新たな命令が検索
されるからである。然し乍ら、２次制御記憶手段
に記憶された情報は、２次記憶記憶手段が次の２
次命令によつてその後に再ロードされるまでそこ
に記憶されたまゝである。２次制御記憶手段のロ
ーデイングとローデイングの間に１次命令が実行
される。１次命令の実行中は、２次制御記憶手段
の制御の下で転送路即ち通信路が用いられても用
いられなくてもよく、或いは必要であれば不能化
されてもよく、そして別の転送路を１時的に確立
できる。２次制御記憶手段により制御される転送
路がこの様にして不能化された場合には、この転
送路は１次命令を実行した後に可能化即ち再作動
される。かくて、２次操作はこれらが用いられる
時より前に２次制御記憶手段に記憶され、そして
１度以上次々に実行される２次命令は、介在する
１次命令の実行によりたとえ離されていようと
も、１度フエツチして２次制御記憶手段へロード
することを必要とするに過ぎない。

以下添付図面を参照して本発明を詳細に説明す
る。

第１図を参照すれば、本発明によるプロセツサ
１２を備えたデータ処理システム１０のブロツク
図が示されている。プロセツサ１２に加えて、こ
のデータ処理システム１０はメモリ１６と、少な
くとも１つの周辺装置１８とを備えており、これ
らは各々データバス２０によつて相互接続されて
いる。このデータバス２０はプロセツサとメモリ
と周辺装置との間でアドレス、データ及び制御の
全情報をやり取りするのに用いられる。

プロセツサ１２は多数のユニツトから成り、そ
の各々はデインD_INバス２２とデアウトD_OUTバス
２４との間に接続される。以下に詳細に述べるプ
ロセツサのユニツトはデータバス２０の使用を制
御するためのバス制御ユニツト２６と、プロセツ
サ１２により迅速に検索を行うためにデータを記
憶するプロセツサバツフアメモリユニツト２８
と、データに対して演算及び処理操作を行うデー
タ路ユニツト３０と、プロセツサ１２により受け
取られる外部からの命令をフエツチ、解読及び実
行するのに用いる予めプログラムされた情報を記
憶するプロセツサ制御ユニツト３２とを備えてい
る。又、プロセツサ１２は高速浮動小数点演算の
様な付加的な任意機能を行うために接続される任
意ユニツト３３の様な付加的なユニツトを備えて
もよい。更に、この点においては第１図の構成が
例示的なものでありそして本発明によつて別の構
成を用いることもできるということを理解された
い。

第１図の特にプロセツサ制御ユニツト３２を参
照すれば、制御記憶装置３４（特許請求の範囲に
おける「制御記憶手段」に対応する）代表的には
ROMが示されており、これは特定の時間インタ
ーバル中にプロセツサ１２を制御するのに用いら
れる複数個のプロセツサ命令即ちマイクロワード
（以下μワードと称する）で予めプログラムされ
る。第１図に示した好ましい実施例に於いては、
このμ―ワードが多数の２進ビツトワードから成
り、これは多数のフイールドに分割される。プロ
セツサ１２による種々のフイールドの解読は、ど
んな作用が行われるかを示す。各μ―ワードは制
御記憶装置３４のアドレス可能な位置に記憶され
る。所望のμ―ワードのアドレスはアドレス・分
岐回路４４を介して次のμ―ワードアドレスバス
（NUA）３６に送られ（これらアドレス・分岐
回路４４およびμ―ワードアドレスバス
（NUA）３６は特許請求の範囲における「制御
記憶選択手段」に対応する）、そして次のプロセ
ツサタイミングサイクル即ちマイクロサイクル
（μ―サイクル）の始めにその位置の内容が制御
記憶装置３４から読み取られそしてマイクロバス
レジスタ３８（特許請求の範囲における「命令転
送手段」に対応する）にロードされる。

この点においては、タイミングという点がどの
データ処理システムでも重要な部分であるから、
プロセツサのタイミングについて簡単に説明す
る。第１図に示した本発明の好ましい実施例に於
いてバス制御ユニツト２６に置かれたタイミング
信号発生器４４は各μ―サイクル中に多数のクロ
ツクパルスを発生する。各μ―サイクルの始め
に、パルスが発生されそして制御記憶装置３４に
結合され、これはNUAバス３６で示されたアド
レスにある内容を読み取つてレジスタ３８にロー
ドせしめる様にする。好ましい実施例に用いられ
たプロセツサ１２のために、レジスタ３８の次々
のローデイングとローデイングとの間に時間とし
て定められたこのμ―サイクルは、機械の性能特
性に基づいてナノ秒乃至マイクロ秒の範囲であ
る。レジスタ３８をロードするパルスとパルスと
の間のインターバル中に、タイミング発生器は多
数の別のクロツクパルスも発生し、これらの別の
クロツクパルスはμ―ワードが指定した事象、例
えばレジスタのローデイングや情報の転送やデー
タ路ユニツト３０に於ける演算操作の実行等のタ
イミングを制御するのに用いられる。

レジスタ３８の内容は、以下で詳細に述べる様
にプロセツサ１２により解読されそして実行され
る様にμ―ワードバス４０を経てプロセツサ１２
全体に亘つて接続される。μ―ワードの種々の部
分即ちフイールドはマイクロ制御（UCON）レ
ジスタ４２（特許請求の範囲における「２次制御
記憶手段」に対応する）及びアドレス・分枝回路
４４に接続される。

前記した様にμ―ワードは多数の２進ビツトか
ら成り、これらは解読のためにフイールドに分類
される。例えば、マイクロポインタフイールド
（UPF）と称するビツト群は制御記憶装置３４に
於いてアドレスさるべき次のμ―ワードのアドレ
スを含んでいる。というのは、第１図のプロセツ
サ１２が連鎖シーケンスアドレツシングと一般に
称しているアドレス技術を用いていて、次のμ―
ワードをアドレスして実行するからである。

又、μ―ワードはマイクロ分枝フイールド
（UBF）と称する６ビツトフイールドも含み、こ
れはμサイクル中にプロセツサ１２内で分枝テス
トを行うべきことを示している。これらUPF及
びUBFフイールドはアドレス・分枝回路４４に
接続される。分枝テストは分枝フイールドUBF
により指定された或る状態が存在する場合に次の
μ―ワードのアドレスを変更するのに用いられ
る。プロセツサ１２を通して指定されたレジスタ
の或るビツト位置にある内容であつて、プロセツ
サの状態に対して特別の意義を持つ様な内容は、
アドレス・分枝回路４４の論理回路（図示せず）、
代表的にはマルチプレクサに接続される。この論
理回路に接続されたUBFフイールドは、UPFフ
イールドの下位ビツトとの論理結合、代表的には
論理和を行うために或る情報ビツトを選択する。
UPFフイールドによりテストされた状態が存在
する場合にはそれに応答してUPFフイールドが
変更され、そしてその結果が次のμ―ワードを選
択するためにNUAバス３６に接続される。

μ―ワードには多数の別のフイールドも含まれ
ている。これらは或る装置のうちのどれをクロツ
クすべきかそしてμサイクル中のどの点に於いて
それらをクロツクすべきかを示すクロツクフイー
ルドと、データ又は制御情報の転送をプロセツサ
１２内のユニツト間で行うべきか或いはプロセツ
サ１２とデータバス２０に接続された周辺装置と
の間で行うべきかを示すバス制御フイールドと、
データ路ユニツト３０の動作を制御するデータ路
機能フイールドとを含んでいる。

μ―ワードの或るフイールド、例えばデータ路
機能フイールドはμ―ワードにより指定されたプ
ロセツサ作動に基づいて別々に解読される。特に
μ―ワードにより指定された機能がデータ路の作
動を含まない場合は、データ路機能フイールドを
他の目的に使用でき、その例については以下で説
明する。

第１図に示したプロセツサ制御ユニツト３２に
はその他の多数のレジスタ及び回路も含まれてい
る。それらは、代表的には周辺メモリ１６に於い
て発せられてデータ路２０からプロセツサユニツ
ト１２により受け取られる一般命令及び特殊命令
を記憶するのに用いられる命令レジスタ（IR）
４６を含む。一般命令即ちマクロ命令はプロセツ
サ１２によつて解読されそして実行されねばなら
ない命令として既に定められており、１方特殊命
令は高速浮動小数点プロセツサの様な任意ユニツ
トにより実行される命令である。IR４６に接続
されているのはIR４６をデコードする命令レジ
スタ（IR）デコード回路４８である。このIRデ
コード回路４８の出力はアドレス・分枝回路４４
に接続されそこでもし必要であればUPFフイー
ルドが変更され、そして適当なプログラムスター
トアドレスがNUAバス３６に接続される。

４つの汎用レジスタ即ち放出レジスタ５０、プ
ロセツサ状態ワードレジスタ（PSW）５２、浮
動小数点状態レジスタ（FPS）５４並びにプログ
ラムマイクロポインタ（UPP）レジスタ５６は、
UCONレジスタ４２の制御の下で、プロセツサ
１２によるプログラムの実行中に或る情報をスト
アする様に用いられる。例えば、放出レジスタ５
０は後でデータ路ユニツト３０によりデータとし
て用いられる様なμ―ワードの１つの全フイール
ドを記憶するのに用いられる。このフイールドを
構成するビツトはデータ路機能フイールドを一般
に含むであろうμ―ワード内の同じ位置に位置さ
れる。なぜならば、前記で述べた様にこのμ―ワ
ードに於いてはデータ路機能が必要とされないか
らである。PSWレジスタ５２は米国特許第
3710324号に開示された状態レジスタ５９と同じ
機能を達成する様に用いられる。このレジスタは
プロセツサユニツトの現在作動モード、その手前
の作動モード、プロセツサが作動する優先レベ
ル、並びに状態コードの様な情報を含んでおり、
これらは全て米国特許第3710324号に開示されて
いる。

FPSレジスタ５４は任意選択的な浮動小数点プ
ロセツサがプロセツサユニツト１２に接続された
時にPSWレジスタ５２と同様の状態情報を記憶
するのに用いられ、そしてUPPレジスタ５６は
マイクロルーチンが割り込みされた場合にその割
り込み前の最後のμ―ワードのアドレスをストア
する様に、μ―ワードを追従するのに用いられ
る。

最後に、第１図のプロセツサ制御ユニツト３２
はボツクスマルチプレクサ回路５８（特許請求の
範囲における「２次ユニツト論理手段」に対応す
る）を備えており、これはUCONレジスタ４２
の制御の下で４つの状態レジスタ５０，５２，５
４及び５６のうちの１つのレジスタの内容をデイ
ンバス２２に選択的に接続する様に用いられる。
この装置５８はプロセツサ１２の他のユニツトに
配置された他のボツクスマルチプレクサと共に、
以下で詳細に説明する。

データ路ユニツト３０は種々の保持レジスタ、
記憶位置、論理回路及び演算論理ユニツト
（ALU）を含んでおり、これらはプロセツサ１２
内でデータを取り扱うのに用いられる。特に、第
１図に示したデータ路ユニツト３０は３つのスク
ラツチパツド６０，６２及び６４を備えている。
Ａ及びＢスクラツチパツド６０及び６２は汎用ス
クラツチパツドであり、プログラムの実行中にデ
ータ路ユニツトにより用いられるデータに対する
１次記憶位置である。Ｃスクラツチパツド６４は
特殊用途のスクラツチパツドであり、これはエラ
ーログ情報や、その作動中にデータ路ユニツトに
よりしばしば使用される定数を記憶しそしてデー
タ路ユニツトに結合される全てのデータを初期的
に記憶するためにデータ路ユニツト３０により用
いられる。特に、このＣスクラツチパツド６４内
の特殊レジスタMDにはデインバス２２に結合さ
れるデータ又は制御情報がロードされる。

Ａ及びＢスクラツチパツド６０及び６２は米国
特許第3710324号に開示された汎用レジスタに対
して用意された或る記憶位置を有している。例え
ば、これらレジスタはプロセツサ１２がフエツチ
し、解読しそして実行する次の一般命令又は特殊
命令のアドレスを示すために逐次に増加されるプ
ログラムカウンタレジスタと、スタツク用として
用意されたメモリの或るセクシヨンのアドレスを
指示するスタツクポインタレジスタとを含み、こ
のセクシヨンのアドレスには、例えばプロセツサ
１２のサービスを要求する外部周辺装置によりプ
ロセツサ１２が割り込まれた時に後で参照するた
めプロセツサ制御ユニツト３２の種々のマイクロ
ルーチン用のFPSレジスタ５２及び上記プログラ
ムカウンタレジスタの内容が記憶される。

プロセツサ１２に於いて演算及び論理データの
取り扱いを行うALU６６は２つの入力即ちＡ入
力６８とＢ入力７０とを有している。Ａ入力６８
はＡスクラツチパツドレジスタ６０、シフトトリ
ー（tree）７１及びシフトレジスタ７２からの出
力を接続する。Ｂ入力７０に接続されているのは
Ｂスクラツチパツドレジスタ６２及びＣスクラツ
チパツドレジスタ６４からの出力である。ALU
６６はＡ及びＢ入力６８及び７０を各々経てこれ
に接続されたデータのμ―ワードにより指定され
た操作を実行する。これらの操作には加算、減
算、論理積、論理和、増加、減少等が含まれる。

Ｄレジスタ７４及びシフトレジスタ７２は
ALU６６の出力に接続された保持レジスタであ
る。Ｄレジスタ７４はALU６６の出力及び／又
はμサイクル中の読み取りによつて書き込みされ
る。Ｄレジスタの内容はμ―ワードにより多数の
位置、例えばデータ路ユニツト３０の別の位置、
プロセツサ１２の他のユニツト及びデータバス２
０に接続された外部周辺装置、に向けられる。シ
フトレジスタ７２はALU６６からの出力がスト
アされそして左又は右へ１ビツトシフトされる様
なレジスタである。更に、このシフトレジスタは
１時的な保持レジスタとして用いてその後の作動
中にALU６６のＡ入力にデータを与える様に働
かせることもできる。

シフトトリー７１は、Ｄレジスタ７４にデータ
をストアする際に、１ビツト左へシフトしたり多
ビツト右へシフトしたり符号変換したりそしてバ
イト交換したりする種々の操作を行う。シフトレ
ジスタ７２及びＤレジスタ７４とは異なり、この
シフトトリー７１は次のμサイクルに亘つてその
出力を保持しない様な結合論理素子である。従つ
てシフトトリー７１の出力はＤレジスタ７４から
の出力が変更されるのと同じμサイクル中に
ALU６６によつて作用されねばならない。

第１図に示したデータ路ユニツト３０のその他
の素子は、Ｄレジスタの内容がデアウトバス２４
に接続されるところの論理ゲート７６と、ALU
６６のＡ入力６８に接続されたバスアドレスレジ
スタ７８とであり、このバスアドレスレジスタに
は位置のアドレスがロードされたり又はこのバス
アドレスレジスタからデータ及び／又は制御情報
が転送されたりする。このアドレスはデータバス
２０に接続された周辺装置内の位置又はメモリユ
ニツト２８内の位置のアドレスを含む。

前記した様に、μ―ワードのデータ路機能フイ
ールドはデータ路ユニツト３０の作動を制御す
る。特に、このフイールドは演算論理ユニツトに
接続されるスクラツチバツド内の位置と、ALU
６６又はシフトトリー７１が行う機能と、ALU
６６から生じた積の配列とを指示する。μ―ワー
ド内の更に別のフイールドは、Ｄレジスタの内容
をＡ又はＢスクラツチバツドのレジスタにロード
するのを制御する。又、μ―ワードはバスアドレ
スレジスタ７８のローデイング及びシフトレジス
タ７２により達成されるシフト操作をも制御す
る。μ―ワードを解読するためのデータ路ユニツ
ト３０内の回路が第３図に示されており、そして
以下に詳細に説明する。

プロセツサユニツト１２内の主なデータバス、
即ちプロセツサ内の種々のユニツトを相互接続す
るデインバス２２及びデアウトバス２４について
簡単に説明する。特に、デアウトバス２４は、Ｄ
レジスタの内容をプロセツサ１２内のユニツトに
接続したり又は周辺装置に接続されたデータバス
２０に接続したりするバスである。従つてＤレジ
スタ７４はデアウトバス２４に接続される全ての
情報の源である。

デインバス２２はデータ及び制御情報をデータ
路ユニツトに接続するのに用いられる。後述する
様に、デインバスに現われる全てのデータは、一
般命令及び特殊命令が前記の様にIR４６に接続
される以外は、データ路ユニツト３０のＣスクラ
ツチパツド内の汎用記憶レジスタMDに接続され
る。従つてデータ路３０はデインバス２２に接続
された全ての情報の到着先である。第１図に示さ
れた本発明の好ましい実施例に於いては、プロセ
ツサが２つの主データバスを有する様に選択され
ている。然し乍ら、本発明はこの様な形態に限定
されるものではなく、主データバスを１つしか持
たないプロセツサ又は主データバスを複数個持つ
たプロセツサでも実際上作用することができる。

メモリバツフアユニツト２８はデアウトバスか
らのデータをメモリ回路８２に接続する論理ゲー
ト８０を含んでいる。メモリバツフアユニツト２
８はアドレスデコード回路及びメモリ記憶回路を
含んでいる。このアドレスデコード部は、バスア
ドレスレジスタ７８に示されたアドレスがメモリ
バツフアユニツト２８内に位置されている場合に
メモリバツフアユニツト２８内にアドレスされた
記憶位置に書き込みしたり又はそこから読み取つ
たり所望通りにすることができる様に用いられ
る。アドレスされた位置がメモリバツフアユニツ
ト２８内にない場合には、このアドレスデコード
回路がバス８３及び論理ゲート８６′を経てデー
タバス２０のアドレス導体にそのアドレスを結合
し、そのアドレスで指定された１つの周辺装置の
位置とプロセツサ１２との間で通信即ちデータ転
送できる様にする。メモリバツフアユニツト２８
からデータが検索乃至は読み取りされた時は、読
み取られた位置の内容がＤマルチプレクサ８４を
経てＣスクラツチバツド６４のMDレジスタへ結
合される。プロセツサメモリユニツト２８はプロ
セツサ制御ユニツト３２のボツクスマルチプレク
サ５８と同様のボツクスマクチプレクサ８６（特
許請求の範囲における「２次ユニツト論理手段も
備えており、これはメモリバツフアユニツト２８
の診断部分として又はデータ路ユニツト３０によ
る一般の記憶位置として時々用いられるメモリユ
ニツト２８内の或る記憶位置を選択的に結合す
る。

なお、第１図を参照すれば、バス制御ユニツト
２６は以下で詳細に述べる様にデイン及びデアウ
トバスの使用を監視するためのバス／ボツクス制
御回路８８（特許請求の範囲における「バス制御
手段」に対応する）と、前記したタイミング信号
発生器４４と、データバス２０とデータのやり取
りをする論理ゲート回路９４及び９６とを備えて
いる。

コンソールインターフエイス回路９０及び割り
込み優先順位回路９２もこのユニツトに配置され
ている。これらは米国特許第3710324号に開示さ
れたバスインターフエイスユニツト３６及び割り
込み優先順位ユニツト３８と同様の機能を果た
す。特に、これらユニツトは上記米国特許に述べ
られた規準を発生しそしてデータバス２０に接続
された周辺装置とプロセツサユニツト１２との間
でそれを監視し、且つデータバス２０に接続され
た種々の周辺装置からのサービス要求の優先レベ
ルを監視する。

又、バス制御ユニツト２６はジヤムレジスタ及
びサービスレジスタも備えており、これらレジス
タはプロセツサをしてマイクロルーチンを完全に
中断せしめる（ジヤム）か、又はマイクロルーチ
ンの実行を割り込ませ（サービス）る様なフラグ
やエラー状態を記憶するのに用いられ、そしてそ
れに続いてどのμ―ワードを実行すべきかを決定
するためプロセツサにより用いられる。ボツクス
マルチプレクサ８６及び５８に類似したボツクス
マルチプレクサ１０４（特許請求の範囲における
２次ユニツト論理手段」に対応する）はコンソー
ルインターフエイス９０又はジヤムレジスタ１０
０又はサービスレジスタ１０２からの情報をデイ
ンバス２２に選択的に結合する様に用いられる。

前記した様に、本発明は性能が高く且つコスト
に見合うプロセツサを提供するためのデータ処理
システム１０のプロセツサ１２に関するものであ
る。機械即ちプロセツサの性能の基本的な規準
は、機械が命令及びプログラムを実行する速度で
ある。前記した様に、実行のためにプロセツサ全
体に亘つてμ―ワードを直接結合することは、高
度にエンコードされたμ―ワードをデコードする
よりも高速である。μ―ワードを直接結合するこ
とは、プロセツサ全体に亘つて接続しなければな
らない付加的な導体が貴重なスペースを費すこと
を必要とし、そしてμ―ワードのビツトをデコー
ドするのに時間を費すことができないためにμ―
ワードのサイズを増加する。μ―ワードのサイズ
が増加されるにつれて、より多くのスペース、付
加的な導体及び更に多くの実行論理回路が必要と
される。１方、多数の中間デコード操作が用いら
れた場合には、μ―ワードのサイズを減少でき、
プロセツサのユニツトを相互接続する導体により
費されるスペース量を減少でき、そして実行論理
回路を簡単化できる。然し乍ら、μ―ワードをデ
コードするごとに余計なμ―サイクルの形態の付
加的な時間が費されるので、機械の性能は低下す
る。

かゝるプロセツサに於いて命令のうちの比較的
わずかなものが実質的に大部分の時間で実行され
るという事実を利用することにより、本発明は前
記した様に性能的にもコスト的にも見合うプロセ
ツサを作ることができる。特に本発明は、頻繁に
実行される命令であるこのわずかなものがプロセ
ツサ１２のユニツトに直接結合されて実行されそ
れに対して大部分のあまり頻繁に生じない命令は
間接的に実行される様なプロセツサを備えてい
る。従つて、直接実行する様に全てのμ―ワード
を結合する様なプロセツサに対して、本発明はプ
ロセツサの性能に実質上影響を及ぼすことなく、
μ―ワードの長さを減少できる様にし、μ―ワー
ドのビツトを転送するのに要する導体により費さ
れるスペース量を減少できる様にし、且つプロセ
ツサの各ユニツトに用いられる付加的な可能化論
理回路の量を減少することができる。

プロセツサ１２の好ましい実施例のプロセツサ
ユニツトはこれらが実行する機能に従つて論理的
に構成されているので、一般的にプロセツサの
色々なユニツトの個々の位置間での情報転送は特
定の一般命令又は特殊命令の実行に於いてあまり
頻繁に生じることがなく、それに対してかゝる実
行に於いてはユニツト内転送及びデータ処理が頻
繁に生じる。従つて、好ましい実施例のプロセツ
サに於いては、ユニツト内転送及びデータ処理が
全て１次として分類され、即ち大部分の時間に実
行されるわずかなプロセツサ命令即ちμ―ワード
に含まれる。１方、情報のユニツト間転送は２次
として分類され、即ちあまり頻繁に実行されない
大部分のμ―ワード内に含まれる。従つて、ユニ
ツト内転送を指定する若干のμ―ワードを除く、
プロセツサ１２の制御記憶装置により戻される全
てのμ―ワードは、以下に述べる様に間接的に実
行される。

プロセツサ内での１次操作の説明として、この
操作を行う速度と、（マイクロバスレジスタ３８
から接続しなければならない多数の導体により費
やされるスペースや命令を実施するのに要する論
理回路に対する）この速度のコストとの両方を示
す様にデータ路ユニツト３０内でのμ―ワードの
実行が選ばれる。例えば、Ｂスクラツチパツド６
２のレジスタの内容がＡスクラツチパツド６０の
レジスタの内容に加算され、その結果がＡスクラ
ツチパツド６０に書き込まれる。

然し乍ら、この例の説明を進める前にタイミン
グ信号発生器４４を詳細に説明しなければならな
い。第２Ａ図を参照すれば、タイミング信号発生
器４４がパルス発生器１０６として簡単に示され
ており、このパルス発生器１０６はクロツク論理
回路１０８へ接続される均一な一連のクロツクパ
ルスを発生する。クロツク論理回路１０８は第２
Ｂ図に示した様に４つの同期した逐次パルスの流
れＰ１，Ｐ２，Ｐ３及びＰ４を発生する。前記し
た様に、マイクロバスレジスタ３８は各μサイク
ルの第１クロツクパルスＰ１の際にロードされ
る。それ故、μサイクルは第２Ｂ図に示された様
に次々のＰ１パルス間の時間として定義される。
第２Ａ図に示したタイミング発生器４４の形態は
簡単化したものであり、そして多数の使用目的に
於いては時間的に均一に離間されない様なパルス
流を発生しそして若干のパルスが負の傾斜特性を
有する様にすることが望ましいということも指摘
される。

さて、データ路ユニツト３０に於ける１次μ―
ワードの実行例を説明すれば、Ｂスクラツププパ
ツド６２のレジスタR₀の内容がＡスクラツチパ
ツド６０のレジスタR₁の内容に加算され、そし
てその結果がＡスクラツチパツドのレジスタR₁
に書き込まれる。これはAR₁←BR₀＋AR₁と記号
表示される。従つて、この操作を指定する１次μ
ワードは次いでμサイクルのＰ１クロツクパルス
中にマイクロバスレジスタ３８にロードされる。
同時に、そこに含まれた情報はプロセツサを通
し、そして特にこの例のためにデータ路ユニツト
３０へ結合される。

さて、第３図を参照すれば、第１図の簡単化し
たデータ路ユニツト３０の拡大図が示されてい
る。第３図はデータ路ユニツト３０を高速度で作
動するのに必要な制御論理回路を含んでいる。更
に、第１図のＡ及びＢスクラツチパツド６０及び
６２が、それらのアドレツシング及び制御を簡単
化するために第３図に於いては２つの小さなスク
ラツチパツド１１８，１２０，１２２及び１２４
に細分化されている。

μ―ワードのデータ路機能フイールドはマイク
ロバスレジスタ３８のローデイングと同時にデー
タ路ユニツト３０内の適当な論理制御回路に結合
される。スクラツチパツドのアドレツシング及び
制御に用いられる、即ちＡ及びＢスクラツチパツ
ドのどのレジスタがアドレスされそして選択され
及び／又はどのレジスタにデータがロードされる
かを決定するのに用いられる、上記フイールドの
１部即ちSPADフイールドがスクラツチパツドア
ドレス制御論理回路１１０（特許請求の範囲にお
ける「１次ユニツト論理手段」に対応する）に結
合される。上記フイールドの別の部分、即ち
ALU６６により達成される操作（加算、減算、
Ａのみ選択、Ｂのみ選択等）を制御するALUフ
イールドがALU６６に結合される。μ―ワード
のクロツクフイールドに含まれたクロツク情報は
Ｄレジスタ７４及びシフトレジスタ７２に結合さ
れる。

このμサイクルに於いてＰ２クロツクパルスが
発生される前に、スクラツチパツドアドレス制御
回路（SPADCC）１１０がSPADフイールド
（これは代表的には合計12ビツト以上の情報であ
る）に応答して各スクラツチパツドに対するアド
レス及び可能化信号を発生し、これは各々Ａ及び
Ｂスクラツチパツドレジスタ１１２及び１１４に
接続される。Ａ及びＢスクラツチパツドレジスタ
１１２及び１１４の出力は各スクラツチパツドの
高位及び低位セクシヨン１１８，１２０，１２
２，１２４に接続され、その際にＡ及びＢスクラ
ツチパツドの適当なレジスタの内容がALU６６
のＡ及びＢ入力に結合される。こゝに示す例に於
いてはＰ２クロツクパルスが発生される前にスク
ラツチパツド１２０のレジスタR₁の内容がALU
６６のＡ入力に結合され、１方スクラツチパツド
１２４のレジスタR₀の内容がそのＢ入力に接続
される。

Ａスクラツチパツド１１８及び１２０のレジス
タを選択するのとは別に、SPADCC回路１１０
はマルチプレクサ１３８を可能化してシフトレジ
スタ７１の内容をALU６６のＡ入力に結合でき
る様にする。又、シフトトリー７１の出力が選択
されてALU６６のＡ入力に結合される。更に、
SPADCC回路１１０はスクラツチパツドアドレ
スレジスタ１１６に関連して、Ｂスクラツチパツ
ド１２２及び１２４からのレジスタの代りにＣス
クラツチパツド１２６のレジスタの内容を選択し
てALU６６のＢ入力に結合する。

このμサイクルのＰ２クロツクパルスが発生さ
れた時は、この例に於いてはこのパルスがデータ
路ユニツト３０に何ら影響を及ぼさない。然し乍
ら例えばメモリからのデータが必要とされる場合
は、μサイクル中のこの時にバスアドレスレジス
タ７８にALU６６のＡ入力の情報がロードされ、
これは検索さるべきデータのアドレスから成るも
のである。バスアドレスレジスタ７８のローデイ
ングを可能化する可能化ゲート１２８の１方の入
力にはＰ２パルスが供給され、そしてその第２入
力はμ―ワードのクロツクBAビツトに接続さ
れ、これがバスアドレスレジスタ７８のローデイ
ングを制御する。

こゝに取り上げた例について説明すれば、
ALU６６はそのＡ入力とＢ入力とに結合された
データ（即ち、Ａスクラツチパツドのレジスタ
R₁の内容とＢスクラツチパツドのレジスタR₀の
内容）とを加算し、そしてその和をＤレジスタ７
４に結合する。前記した様に、ALU６６により
達成される機能はALU６６に結合されるμ―ワ
ードのALUフイールドによつて決定される。
ALU６６は多数の機能を達成するのでALUフイ
ールドは複数個のビツトから成る。第３図に於い
ては４ビツトのALUフイールドが示されており、
これはALU６６により達成される９乃至16個の
色々な機能を受け入れることを必要とする。

ALU６６の出力即ち和はＤレジスタ７４に接
続され、そしてこの実施例に於いてはＰ３クロツ
クパルス中にそこにロードされる。Ｄレジスタ７
４のローデイングを制御する回路は２つの３入力
ナンドゲート１３０及び１３２（特許請求の範囲
における「１次ユニツト論理手段」に対応する）
から成る。Ｄレジスタ７４のローデイングを制御
するμ―ワードのフイールドは２ビツトから成
る。その第１ビツト即ちクロツクＤは両ゲート１
３０及び１３２に直接結合され、そしてμサイク
ル中にＤレジスタがローデイングされるか否かを
制御する。第２ビツト即ちＴビツトはＤレジスタ
７４へのローデイング動作の実際のタイミングを
制御する。特に、Ｔビツトの値が２進１である場
合にはＤレジスタがＰ４クロツクパルス中にロー
ドされ、１方Ｔビツトが２進零である場合にはＤ
レジスタのローデイングがＰ３クロツクパルス中
に行われる。

この例にはシフトレジスタ７２も用いられてい
るが、このシフトレジスタはＰ３クロツクパルス
中にロードされてもよいしＰ４クロツクパルス中
にロードされてもよいのでこのシフトレジスタの
ローデイングを制御するのに同じ形式の制御器
（即ち２つの３入力ナンドゲート１３４及び１３
６（特許請求の範囲における「１次ユニツト論理
手段」に対応する））が用いられるということが
分かろう。Ｄレジスタの制御回路と同様に、この
シフトレジスタを制御するμ―ワードのフイール
ドは２ビツトから成る。その第１ビツト即ちクロ
ツクSRビツトはμサイクル中にこのシフトレジ
スタががロードされるか否かを制御する。シフト
レジスタへのローデイング動作のタイミングを制
御するのに再びＴビツトが用いられる。従つてシ
フトレジスタ７２及びＤレジスタ７４が共に同じ
μサイクル中にロードされる場合にはこれらレジ
スタが同時にロードされる。

Ｄレジスタ７４がロードされると、和がＡ及び
Ｂスクラツチパツド入力バス１４０に得られ、こ
れはＰ４クロツクパルス中にローデイングされ
る。従つてＰ４パルスが発生された時は、前記し
た様にSPADCC回路１１０の制御の下で上記和
がＡスクラツチパツド１２０のレジスタR₁に書
き込まれ、この１次μ―ワードの実行を完了す
る。

本発明に於いては、１次操作と２次操作とを区
別する必要がある。前記した様に、２次操作は、
本発明の好ましい実施例に於いては、全てユニツ
ト間プロセツサ転送から成り、即ちプロセツサ１
２のデータ路ユニツトとその他のユニツト（プロ
セツサ１２に結合される任意選択的なユニツトを
含む）との間のμ―ワード以外のデータ及び／又
は制御情報の転送から成る。然し乍ら、頻繁に生
じるという理由でこの定義に対して１つの例外が
なされる。この例外とは、メモリバツフアユニツ
ト２８の或る位置からＤマルチプレクサ８４を経
てデータ路ユニツト３０へと情報を検索するのを
必要とするμ―ワードを含むものである。データ
路ユニツト３０と外部周辺装置との間の情報転送
を必要とするμ―ワードも１次の分類に含まれる
ということに注意されたい。従つて、デインバス
２２又はデアウトバス２４を経てデータ又は制御
情報が転送される全ての操作は、データ路ユニツ
トと、データバス２０に接続された外部周辺装置
との間の転送以外は２次操作である。

第４図を参照すれば、μ―ワードの或るセグメ
ント即ちフイールドであるバス制御フイールドが
示されており、これは１次と２次とのプロセツサ
命令即ちμ―ワードを区別するのに用いられる。
本発明の好ましい実施例として１次操作と２次操
作とを定義した仕方があるので、１次μ―ワード
と２次μ―ワードとを区別するためにはバス制御
フイールドの２つのビツト、即ちＤサイクルビツ
ト及びIN／OUTビツトが必要とされる。

Ｄサイクルビツトはデイン又はデアウトバスの
使用を必要とするμ―ワードをそうでないμ―ワ
ードと区別する。従つて例えばＤサイクルビツト
が２進１であることは、これら２つのバスの１方
を経ての転送が必要とされることを示し、１方こ
のビツトが２進零であることはμサイクル中にこ
れらバスが使用されないことを示す。バス制御フ
イールドのIN／OUTビツトはデインバス及びデ
アウトバスを経ての内部操作と外部操作とを区別
するためにＤサイクルビツトに関連してプロセツ
サにより用いられる。例えば、Ｄサイクルビツト
が２進１でありそしてIN／OUTビツトも２進１
である時は、μ―ワードがＤバス操作を指定し、
これは内部操作であり即ち前記した様に２次命令
即ち２次μ―ワードである。然し乍ら、Ｄサイク
ルビツトが２進１であるのに関連してIN／OUT
ビツトが２進零であれば、データバス２０に接続
された外部周辺装置とデータ路ユニツト３０との
間でのデイン及びデアウトバスを経ての転送を指
示し、これは第１図に示した好ましい実施例に於
いて１次μ―ワードを定義されたものである。い
ずれの場合も、１次μ―ワードと２次μ―ワード
とを区別するために本発明のプロセツサにより必
要とされるビツト数は１次と２次との定義に左右
され、それによつて変わるということが前記説明
より明らかであろう。バス制御フイールドの残り
のビツト、即ち１次／２次サイクル制御ビツトは
例えば情報等の転送に対してデインバスとデアウ
トバスとを指示する様な、デイン及びデアウトバ
ス制御情報に対する更に別の制御情報を供給する
のに用いられる。

μ―ワードが２次の転送を定めた場合（即ちＤ
サイクルビツト及びIN／OUTビツトが共に２進
１である場合）には、ユニツト間転送に関連した
μ―ワードの制御情報がUCONレジスタ４２に
ストアされる。特に、第５図に示された様に、
UCONレジスタ４２のローデイングはμ―ワー
ドのＤサイクルビツト及びIN／OUTビツトに接
続された入力を持つアンドゲート１５０によつて
制御される。データ路機能フイールドに代表的に
指定されたμ―ワードの部分はUCONレジスタ
に対するソースとして使用される。というのは、
定義によりデータ路操作は１次操作であり、従つ
てこのμ―ワードには使用されないからである。

本発明の好ましい実施例に於いては、UCON
レジスタ４２が選択フイールドと制御フイールド
との２つのフイールドに分割される複数のビツト
をストアする。選択フイールドはプロセツサのど
のユニツトがデータ路ユニツト３０と通信するか
を示すのに用いられる。従つて選択フイールドを
構成するビツト数は、接続される任意ユニツトを
含むプロセツサユニツト１２内のユニツト数によ
り決定される。特に、選択フイールドのビツト数
はデータ路ユニツト３０に加えてプロセツサユニ
ツト１２に接続されるユニツト数に等しい。更に
本発明の好ましい実施例に於いては、１度に１つ
のユニツトしかデータ路ユニツトと通信すること
ができず、UCONレジスタ４２の選択フイール
ド内では１度に１ビツトしか２進１の値を持た
ず、この場合は２進１が或るユニツトを選択する
のに用いられる値である。然し乍ら、適当な論理
回路及び／又はμ―ワードビツトを追加すれば１
度に２つ以上のユニツトをUCONレジスタ４２
の選択フイールドに於いて選択することができる
ということに注意されたい。

UCONレジスタ４２にストアされた情報の制
御フイールドは、２次μ―ワードを実行するのに
必要な更に別の制御情報を与えるために選択フイ
ールドに関連して用いられる。再び第１図を参照
すれば、デインバス２２を経てデータ路ユニツト
３０と通信する全ての装置はプロセツサ制御ユニ
ツト３２のマルチプレクサ５８の様なボツクスマ
ルチプレクサを経てそこに接続されることが理解
されよう。第１図に示されていないが、各々のユ
ニツトは２つ以上のマルチプレクサを有し、各マ
ルチプレクサはこれに接続された多数のレジスタ
又は他の記憶装置を有している。従つて、
UCONレジスタ４２にストアされた情報の制御
フイールドはマルチプレクサを選択するのに用い
られ、そしてレジスタ４２はデータ路ユニツト３
０と通信するために選択されたユニツト内のマル
チプレクサ及びレジスタ又は他の記憶装置を選択
するのに用いられる。UCONレジスタの制御フ
イールドは選択フイールドに関連してデコードさ
れ、そして１度に１つのユニツトしか選択されな
いので、プロセツサ１２の各ユニツト又は全ユニ
ツト内の種々のレジスタ及び記憶装置を選択する
のに制御フイールド内の同じビツトが用いられ
る。

第６図を参照すれば、UCONレジスタ４２の
選択及び制御フイールドをデコードするためにプ
ロセツサ１２のプロセツサ制御ユニツト３２の様
なユニツトに組み込まれる論理回路が示されてい
る。第６図に於いてはレジスタ５０，５２，５４
及び５６への入力が詳細に示されている。例えば
FPS５４及びPSW５２は３つのレジスタから成
り、その各々は論理ゲートを経てUCONレジス
タ４２により個々に制御される入力を有してい
る。特に、各レジスタへの入力は多入力アンドゲ
ートにより制御される。これらアンドゲート１５
２乃至１６４の各々の１つの入力はUCONレジ
スタ４２の選択フイールドのプロセツサ制御ユニ
ツト選択ビツトに接続され、その第２入力はアン
ドゲートにより制御されるレジスタ又は記憶装置
に関連された制御フイールドのビツトに個々に接
続され、第３ビツトは２次書き込みバス１６６に
接続され、そして第４入力はクロツク出力の１つ
に接続される。２次書き込みバス１６６は第４図
に示された様にμ―ワードのバス制御フイールド
の２次書き込みビツトに接続される。従つて、
PSW５２の第１レジスタ１６８をロードするこ
とが所望される場合には、UCONレジスタ４２
のプロセツサ制御ユニツト選択ビツト及びそれに
関連した制御ビツト１７０が共に２進１の値を持
たねばならず、そして２次書き込みバスが可能化
されねばならない。その後、Ｐ３クロツクパルス
が発生された時は、デアウトバス２４の多数の導
体の内容がゲート１５２を経てプロセツサ状態レ
ジスタ５２のこのレジスタ１６８にロードされ
る。前記した様に、UCONレジスタ４２の選択
フイールドに於いて２つ以上のユニツトを選択す
ることにより、別々のユニツトのレジスタにデア
ウトバス２４のデータを同時にロードすることも
できる。

デアウトバス２４は、プロセツサを通して全て
の記憶レジスタ（マルチプレクサを経てデインバ
ス２２に接続された）にロードされる情報の源で
はないから、これらレジスタのローデイングを制
御する色々な概念が用いられる。例えば、UPP
５６には各μサイクル中にNUAバス３６の内容
がロードされる。従つて第６図に示された様に、
UPP５６のローデイングを制御する機構はゲー
ト１６４であり、これは各μサイクルに１度クロ
ツクされ、この間に次のNUAバス３６の内容が
UPP５６にストアされる。ゲート１６４に接続
された第２入力はプロセツサがジヤムルーチンに
サービスしているか否かを指示する。もしそうで
あれば、タイミングゲート１６４が不能化され、
ジヤムルーチンが完全に実行されるまでUPP５
６が更新されない様にする。ジヤムルーチンの完
了に於いては、マイクロポインタレジスタがジヤ
ムルーチンの前に制御記憶装置により与えられた
最後のμ―ワードのアドレスを含んでおり、プロ
セツサが正しい点でマイクロルーチンに再び入る
ことができる様にする。

プロセツサ制御ユニツト３２の１つの状態レジ
スタの内容がデータ路ユニツト３０に接続さるべ
き場合は、ボツクスマルチプレクサ５８が適当な
状態にされねばならない。ボツクスマルチプレク
サ５８はUCONレジスタ４２の選択フイールド
からのプロセツサ制御ユニツト選択ビツトを含む
複数の入力と、可能化フイールド及び状態レジス
タ選択フイールドの２つのフイールドから成る
UCONレジスタの制御フイールドからの複数の
ビツトとによつて制御される。状態レジスタ選択
フイールドはマルチプレクサへの４つの入力のう
ちのどの入力がデインバス２２へ接続するために
選択されるかを制御するのに用いられる。可能化
フイールドはマルチプレクサを可能化しそして２
つ以上のマルチプレクサを有するプロセツサユニ
ツトのマルチプレクサを選択するのに用いられ
る。適当な制御情報がマルチプレクサ５８に接続
される様にして、プロセツサ状態レジスタ５２の
様な所望レジスタの内容がデインバス２２に接続
され、そしてUCONレジスタがロードされた後
のμサイクル中にμ―ワードのＣスクラツチ書き
込みバスの制御の下でデータ路ユニツト３０のＣ
スクラツチパツドに書き込まれる。

この点については、本発明の好ましい実施例に
於ける１次操作と２次操作との著しい特性の相違
を区別することが重要である。前記した様に、１
次操作はプロセツサのユニツトにある適当な論理
回路によりマイクロバスレジスタ３８の内容に応
答して直接実行される。それ故、μ―ワードの実
行は１つのμサイクル中に完了されねばならな
い。なぜならば、前記で指摘した様に、各μサイ
クルの始めにはマイクロバスレジスタに新たなμ
―ワードがロードされるからである。１方、２次
操作はUCONレジスタ４２によつて制御される。
このレジスタは２次μ―ワードが制御記憶装置３
４から検索される様にしてμサイクル中にロード
され、そしてその内容は次の２次μ―ワード（こ
れは多数のμサイクル中生じないかもしれない）
の内容がロードされるまで不変のまゝである。従
つて、２次μ―ワードの実行は多数のμサイクル
に亘つて行われ、そして次に続く２次操作が同様
の実行を必要とする場合にはUCONレジスタ４
２が再びロードされる必要はない。更に、以下の
例に示す様に、同じプロセツサユニツト内の記憶
装置乃至はレジスタへの書き込み及び読み取り操
作は、かゝる操作を実行する装置及び論理回路が
別々のものであつても同じ２次μ―ワードによつ
て設定することができる。

これを示すため、データ路ユニツトに結合する
様に選択された状態レジスタの内容がデインバス
２２に直ちに結合され、そしてこの内容はマイク
ロ制御レジスタ４２に新たな２次命令がロードさ
れるまで、或いは後述する様にバス制御ユニツト
２６のバス制御回路によつてこれが１時的に不能
化されない限り、デインバス２２に結合された
まゝである。Ｃスクラツチパツドの書き込みビツ
トが可能化される様な次のμサイクル中にこの情
報がデータ路ユニツトにロードされる。１方、デ
アウトバス２４からPSWレジスタ５２の様なレ
ジスタへ情報をロードすることは別々に実行され
る。というのは、μ―ワード中に２次書き込みビ
ツトが可能化されるまでこれが行われないからで
ある。従つて、状態レジスタのローデイングを設
定するに必要な情報は時間の始めにUCONレジ
スタ４２へロードすることができる。というの
は、これがその後のμ―ワードの２次書き込みビ
ツトからの信号により論理回路を可能化するまで
何ら影響を与えないからである。

再び第１図を参照すれば、プロセツサ１２のバ
ス制御ユニツト２６のバス／ボツクス制御回路８
８は特定の時間にプロセツサ１２のユニツトの全
マルチプレクサを不能化するのに用いられる。前
記した様に、外部周辺装置とプロセツサ１２との
間の通信はデインバス２２又はデアウトバス２４
及びデータバス２０を経てなされる。この様な時
には、マルチプレクサの出力がデータバス２０か
らデータ路ユニツト３０への情報転送を妨げない
様にマルチプレクサを不能化する必要がある。こ
れは本発明の好ましい実施例に於いてはμ―ワー
ドのバス制御フイールドのＤサイクルビツトと
IN／OUTビツトとを監視するバス制御回路８８
によつて与えられる。特に、前記した様に、これ
らビツトの値が各々２進１及び２進０である時
は、μ―ワードが周辺装置とデータ路ユニツト３
０との間でのデインバス２２又はデアウトバス２
４を経ての１次転送操作を定める。μ―ワードの
これら２ビツトに接続されたバス／ボツクス制御
回路８８は不能化信号を発生し、これは全てのボ
ツクスマルチプレクサに接続されてそれを不能化
しそしてデインバス２２をクリヤし、外部周辺装
置からの伝送が妨害されない様にする。本発明の
好ましい実施例に於いては、バス／ボツクス制御
回路８８からのこの不能化信号の発生が、バス／
ボツクス制御回路８８が可能化されたμサイクル
から1μサイクルだけ遅延される。というのは、
或る周辺装置はプロセツサ１２に匹敵する速度で
作動しないのでデータバス２０を経て周辺装置か
ら情報を転送するためにプロセツサ１２が余計な
μサイクルを許容する様に構成されているからで
ある。従つて、バス制御回路８８はシステムの形
態及びタイミングの制約に基づいてこのバス制御
回路８８が応答するところのμ―ワードを含むμ
サイクルの１つ後のμサイクル中に不能化信号を
発生する様に構成されるということが理解されよ
う。

本発明の説明として、データバス２０に接続さ
れた周辺装置おらのプロセツササービス要求に応
答するプロセツサの作動を以下に説明する。

本発明の好ましい実施例のプロセツサ１２は、
前記特許に開示されたプロセツサと同様に、デー
タバス２０に接続された周辺装置と通信するの
で、周辺装置からの要求が与えられた時には、プ
ロセツサより高い優先順位が指定された周辺装置
からの要求を果たすためにルーチンの実行に割り
込みできねばならない。かゝる周辺装置が、プロ
セツサからのサービス要求を示すバス要求
（BR）信号を与えた場合には、このBR信号がバ
ス制御ユニツト２６に接続され、そして優先順位
制御回路９２により適当な優先順位を決定した後
に、バス制御ユニツト２６のサービスレジスタ
（図示せず）がロードされ、高い優先順位の周辺
装置がプロセツサ１２からのサービスを求めてい
ることを指示する。

さて第７図を参照すれば、サービス要求を処理
する際のプロセツサ１２の作動が記号で示されて
いる。第７図に示された様に、プロセツサ１２は
一般命令の実行を、割り込みせずに完了する。こ
の命令実行の終りに、制御記憶装置３４は次の一
般命令又は特殊命令をフエツチして実行する前に
一連のサービス要求テスト（サービスブランチマ
イクロテスト即ちBUTサービス）を行うμ―ワ
ードを発生する。このサービス要求テストの結果
がノーであれば、次の一般命令が外部メモリ１６
からフエツチされる。然し乍ら、このサービス要
求テストの結果がイエスであつて、充分高い優先
順位の周辺装置がサービスを要求していることを
示す場合には、サービス要求テストのμ―ワード
のUPFフイールドが前記した様に変更され、そ
の要求を果たすためにプロセツサ１２により用い
られるマイクロルーチンの初めのμ―ワードのア
ドレスを生じさせる。この時には、プロセツサ１
２のバス制御ユニツト２６がバス使用許可信号を
データバス２０を経て周辺装置に伝送する。

前記特許に開示された様に、最も高い優先順位
でサービスを要求する周辺装置はバス要求許可信
号に応答してデータバス２０を経てベクトル信号
を伝送し、この信号はプロセツサ１２に送られそ
してバス制御ユニツト２６によりデインバス２２
に接続される。この周辺装置により発生されたベ
クトル信号は、代表的には、周辺装置の要求を果
たすのに必要なルーチンのスタートアドレスを得
るためにプロセツサを導くことのできる外部メモ
リ１６内のアドレスから成るものである。従つ
て、次のμサイクル、ｎ、中に制御記憶装置から
μ―ワードが選択され、このμ―ワードはMDレ
ジスタ（データ路ユニツトに送られる全ての情報
を受け取る様に指定されたＣスクラツチパツド内
の汎用レジスタ）にベクトル信号をロードせしめ
るＣスクラツチパツド書き込みコマンドを指定す
る。次のμ―ワード、ｎ＋１、はベクトル信号を
ストアするＡスクラツチパツド６０の２次レジス
タR_oを指定する。従つて、このμ―ワードはMD
レジスタの内容をALU６６を経てＤレジスタへ
接続しそしてその後Ａスクラツチパツド６０の
R_oレジスタにロードする様に導く。

今やＡスクラツチパツド６０のR_oレジスタに
あるベクトル信号は、代表的には外部メモリ１６
内のアドレスであり、その内容は周辺装置をサー
ビスするためにプロセツサ１２により実行されね
ばならないルーチンの第１命令のアドレスを代表
的に含んでいる。ルーチンの第１アドレスに加え
て、通常プロセツサには新たなプロセツサ状態ワ
ードが与えられねばならず、これはルーチンの一
般命令を正しく解読するために必要なモード、状
態コード及び他の情報をプロセツサに与えるもの
である。これまでの習慣として、このルーチンの
PSWが、周辺装置によりベクトルアドレスが与
えられた後に、次のメモリアドレスにストアされ
る。それ故、制御記憶装置３４は外部メモリ１６
のベクトルアドレスとその次のアドレスとの両方
の内容を得るための命令即ちμ―ワードを発生し
なければならない。従つて、次のμサイクル、ｎ
＋２、に於いてバスアドレスレジスタ７８にはベ
クトルアドレスを含むＡスクラツチパツド６０の
R_oレジスタの内容がロードされる。このμ―サ
イクル中にR_oレジスタの内容はALU６６によつ
て増加され、そしてその後R_oレジスタへ再び書
き込まれて戻される。このμ―ワードはData In
（DATI）コマンドをも発生し、このコマンドは
バスアドレスレジスタ７８により指定されたアド
レスの内容をプロセツサ１２のデインバス２２へ
接続せしめる。その後、ｎ＋３のμサイクル中に
は、その時デインバスにあるデータをMDレジス
タに書き込ませるμ―ワードを制御記憶装置が発
生する。勿論このデータは実行さるべきサービス
ルーチンの初めのアドレスであり、そしてその後
スクラツチパツドレジスタのプログラムカウンタ
（PC）レジスタにロードされる。その他の予めの
操作が達成された後、新たなプロセツサ状態ワー
ドがマイクロルーチンに於いて後でフエツチされ
る。

周辺装置をサービスすることはプログラムの通
常のルーチンに割り込むことであるから、プロセ
ツサは周辺装置にサービスするために離脱したプ
ログラムの位置を覚えておく方法を有していなけ
ればならない。従つて、この時にはプロセツサが
サービスルーチンを完了した後に再びプログラム
に正しく入ることができる様に２項目（ワード）
の情報をストアすることが要求される。これら２
つのワードは、サービス要求により割り込みを行
う前にプロセツサが次に実行しようとしていた命
令のアドレス（これはスクラツチパツドのPCレ
ジスタにその時含まれているアドレス）と、プロ
セツサが割り込みを行う前に実行しようとしてい
た上記次の命令に関連したプロセツサ状態ワード
（これはプロセツサ制御ユニツト３２のPSWレジ
スタ５２に位置される）とである。

この形式の情報をストアするために、一般にス
タツクと称しているレジスタ群がメモリバツフア
ユニツト２８内に指定されており、これらはスク
ラツチパツドのスタツクポインタ（SP）レジス
タによつて監視されている。従つて、制御記憶装
置はルーチンの第１アドレスと新たなプロセツサ
状態ワードとを検索するのに加えて、前のプログ
ラムカウントと前のプロセツサ状態ワードとをス
タツクにロードしなければならない。従つて、次
のμサイクル、ｎ＋４、に於いては、制御記憶装
置が２次操作を指定するμ―ワードを発生し、そ
してUCONレジスタ４２がロードされる。第７
図に示した様に、このμ―ワードにより示された
２次操作はデインバス２２に接続するためにプロ
セツサ制御ユニツト３２のPSWレジスタ５２を
選択することである。従つて、UCONレジスタ
４２の選択フイールドはプロセツサ制御ユニツト
３２の選択を指定しなければならない（即ち、プ
ロセツサ選択ビツトが２進１の値を持たねばなら
ない）。更に、UCONレジスタ４２の制御フイー
ルドのマルチプレクサ可能化フイールド及び状態
レジスタ選択フイールドがマルチプレクサ５８を
可能化し、そしてデインバス２２に接続するため
にプロセツサ状態レジスタ５２を選択しなければ
ならない。この時にはPSWレジスタ５２がμ―
ワードに先立つて状態定めされ、そしてそのルー
チン中に後で新たなプロセツサ状態ワードの内容
が書き込み即ちロードされる（以下で詳細に述べ
る）ということを注意されたい。

第７図に示したルーチンをもう１度参照すれ
ば、次のμサイクル、ｎ＋５、中に制御記憶装置
３８からμ―ワードが発生され、このμ―ワード
はスクラツチパツドのR_oレジスタの内容（これ
は今や新たなプロセツサ状態ワードのアドレスを
含んでいる）をバスアドレスレジスタ７８にロー
ドせしめ、MDレジスタの内容（新たなプログラ
ムカウント）をＤレジスタへそしてＡスクラツチ
パツドのR_oレジスタへ転送せしめ、そして最後
にデインバスのデータ（前のPSW）をMDレジ
スタへ転送せしめる。更に、このμ―ワードはバ
スアドレスレジスタのアドレスの内容（新たな
PSWのアドレスが位置されている）をデータバ
ス２０に転送してメモリ１６へ結合する様にせし
めるDATI操作を指定する。

このμサイクル、ｎ＋５、中に制御記憶装置３
８により与えられたこのμ―ワードはデインバス
２２を経ての１次転送を必要とするDATI操作を
指定するので、μ―ワードのバス制御フイールド
のＤサイクルビツト及びIN／OUTビツトは各々
２進１及び０の値を有する。従つて前記で説明し
た様に、バス／ボツクス制御回路８８は次のμサ
イクル、ｎ＋６、中にボツクスマルチプレクサ不
能化信号を発生して、プロセツサのユニツトの全
ボツクスマルチプレクサを不能化し、そして他の
ソース例えばこの場合にはボツクスマルチプレク
サ５８（UCONレジスタ４２によりこの時選択
されて可能化される）からの妨害を受けることな
く新たなPSWをデータ路ユニツト３０へ転送で
きる様にする。次のμサイクル、ｎ＋６、に於い
ては、制御記憶装置３４から選択されたμ―ワー
ドがMDレジスタの内容（前のプロセツサ状態ワ
ード）をシフトレジスタ７２に転送させ、その後
デインバス２２のデータ（この場合は新たなプロ
セツサ状態ワード）がMDレジスタにロードされ
る。

マイクロルーチンのこの点に於いては、新たな
プロセツサ状態ワードとその前のプロセツサ状態
ワードが共にデータ路ユニツト３０のスクラツチ
パツドレジスタにストアされる。この前のプロセ
ツサ状態ワードをスタツクに転送する前に、
PSWレジスタ５２には新たなプロセツサ状態ワ
ードがロードされる。従つて次のμサイクル、ｎ
＋７、に於いては制御記憶装置３４から選択され
たμ―ワードがＤレジスタにMDレジスタの内容
（新たなプロセツサ状態）を書き込む様にせしめ
る。

マイクロルーチンの次のμ―ワード（ｎ＋８）
は、PSWレジスタ５２にＤレジスタの内容（即
ち新たなプロセツサ状態ワード）がロードされる
様な２次操作を指定する。前記した様に、デアウ
トバス２４を経て新たなプロセツサ状態ワードを
受け取る様なPSWレジスタ５２の選択が、
UCONレジスタ４２がｎ＋４のμサイクル中に
ロードされた時に与えられた。然し乍ら、この予
めの選択は、挿入されるμ―ワードの２次書き込
みビツトが可能化されていないので、現在のμサ
イクルまで何ら作用していない。然し乍ら、この
μサイクル、ｎ＋８、に於いてはμ―ワードのバ
ス制御フイールドの２次書き込みビツトが可能化
され（即ち２進１の値を有し）、Ｄレジスタ７４
からデアウトバス２４を経て、UCONレジスタ
４２により選択された記憶位置及びユニツト（こ
れはこの場合は勿論プロセツサ制御ユニツト３２
のPSWレジスタ５２である）へ至る転送を指定
する。更に、Ｄレジスタにはこのμサイクル中に
シフトレジスタ７２の内容（即ち前のプロセツサ
状態ワード）がロードされる。

前記説明より、１次及び２次操作が同じμサイ
クル中に行われることが理解できよう。第７図の
ｎ＋５及びｎ＋８の両μサイクル中には、２次即
ちユニツト間転送操作が同じμサイクル中にデー
タ路ユニツト内で１次即ちユニツト内操作と共に
達成された。更に、両２次転送はｎ＋４のμサイ
クル中に制御記憶装置３４により発せられた２次
μ―ワードにより間接的に制御された。然し乍
ら、前記した様に、デインバス２２又はデアウト
バス２４を経てのデータ転送を必要とする１次操
作は、第１図に示した本発明の好ましい実施例に
於いては２次転送操作と同じμサイクル中に行う
ことができない。

第７図に示した説明のこの点に於いては、新た
なプログラムカウント及び新たなプロセツサ状態
ワードが拡張メモリ１６から検索され、その前の
プロセツサ状態ワードがPSWレジスタ５２から
データ路ユニツト３０に転送されそして新たなプ
ロセツサ状態ワードがPSWレジスタ５２へロー
ドされる。それ故、サービスルーチンを実行する
前に残されているものは、前のプロセツサ状態ワ
ード及び前のプログラムカウントをスタツクへ転
送することが全てである。従つて、次のμサイク
ル、ｎ＋９、に於いては、制御記憶装置３４によ
り与えられたμ―ワードが、スクラツチパツドに
位置したスタツクポインタレジスタの内容が検索
され、減少されそしてシフトレジスタ７２へ転送
されることを示す。前記した様に、スタツクポイ
ンタレジスタはスタツクへの全ての入力及びスタ
ツクからの全ての検索を監視し、従つてスタツク
に最後に入力したアドレスを含んでいる。このア
ドレスはスタツクへの次の入力のアドレスを与え
るために減少されねばならない。

次のμサイクル、ｎ＋10、に於いてはシフトレ
ジスタの内容がバスアドレスレジスタ７８にロー
ドされる。このμサイクル中にシフトレジスタ
（SR）７２の内容が減少されてそしてこのシフト
レジスタに戻され、それによりスタツクへの次の
入力のアドレスを与える。更に、Ｄレジスタ７４
の内容（前のプロセツサ状態ワード）をデアウト
バス２４に結合してスタツクへ転送する前にデー
タアウト（DATO）コマンドが開始される。

バスアドレスレジスタ７８に指定されたアドレ
スへ前のプロセツサ状態ワードを転送すること
は、その次のμサイクルｎ＋11中に達成され、
SR７２の内容がスクラツチパツドのSPに転送さ
れる。この後にｎ＋12のμサイクルのμ―ワード
が続き、その制御の下でSR７２の内容がバスア
ドレスレジスタ７８に転送され、そしてスクラツ
チパツドのPCレジスタの内容がＤレジスタへ転
送される。又、このμ―ワードは次のμサイクル
中にバスアドレスレジスタ７８のスタツクアドレ
スに転送する様にＤレジスタの内容（前のプログ
ラムカウント）をデアウトバス２４に結合するた
めのDATOコマンドを指定する。

ｎ＋13のμサイクルに於いては、第７図に示さ
れた様にスクラツチパツドのR_oレジスタの内容
を検索しそしてそれをＤレジスタ７４へ転送しそ
の後PCレジスタへ転送することにより、スクラ
ツチパツドのPCレジスタに新たなプログラムカ
ウントがロードされる。この点に於いて、プロセ
ツサ１２はサービスルーチンの実行を開始する用
意ができる。このルーチンの第１命令のアドレス
はPCレジスタにストアされそして第７図のｎ＋
14のμサイクルに示された様にBAレジスタにロ
ードされる。次の命令のアドレスは前記米国特許
に示された様にPCレジスタを増加することによ
つて導出される。サービスルーチンが完了した
後、前のプログラムカウント及びプロセツサ状態
ワードは、割り込みが生じた点から、割り込みさ
れたプログラムの実行をプロセツサが続け様とす
る際にスクラツチパツドのスタツクポインタレジ
スタにあるアドレスを用いてスタツクから検索さ
れよう。

前記した様に、こゝに示す実施例に於いては任
意ユニツトをプロセツサ１２に接続してもよい。
特に、これらの任意ユニツトは第１図に示したプ
ロセツサのユニツトについて述べたのと同様にプ
ロセツサの他のユニツトと通信しなければならな
い。各々の任意ユニツトはデインバス２２、デア
ウトバス２４及びマイクロバスレジスタ３８に接
続される。更に、UCONレジスタ４２により制
御される少なくとも１つのマルチプレクサが各ユ
ニツトに含まれていて、任意ユニツトとデータ路
ユニツト３０との間でのデータ転送を制御する。
その上、各マルチプレクサは、デインバス２２又
はデアウトバス２４を経ての１次データ転送がμ
―ワードにより示されるたびに不能化される。

かゝる任意装置の２つの例が高速浮動小数点プ
ロセツサと書き込み可能な制御記憶装置であり、
前者は高速で正確に浮動小数点演算操作を行うた
めにこの性質のプロセツサを代表的に備えてお
り、そして後者は特殊な適用中にプロセツサ１２
を制御するためプロセツサの使用者により書き込
まれ且つ変更されたプログラムされた命令をスト
アする。

従つて、本発明は高性能で且つ経済的なデータ
処理システム用プロセツサを具備するということ
が理解されよう。本明細書に述べた様に、プロセ
ツサ制御ユニツトにより達成される操作はそれら
の発生頻度に基づいて１次又は２次と分類され
る。１次操作は可能な最も短い時間に実行するた
めμ―ワードによつて直接制御され、１方２次操
作は中間に記憶及びデコード操作を用いることに
より間接的に制御される。第７図に示された様
に、頻繁に与えられる１次操作即ちμ―ワードは
直接的に且つ迅速に実行され、１方２次操作即ち
μ―ワードは、機械の全操作及び性能に対して必
要ではあるが、その間接的でよりゆつくりした実
行が機械の高性能特性に最小の影響しか及ぼさな
い様にあまり頻繁に生じないものである。

本発明をその好ましい実施例について説明した
が、こゝに用いた語は限定のためのものではなく
て解説のための語であり、そして本発明の範囲か
ら逸脱することなく特許請求の範囲内で多数の変
更がなされ得ることが理解されよう。

【図面の簡単な説明】

第１図は本発明によるデータ処理システムのプ
ロセツサを示したブロツク図、第２ａ図及び２ｂ
図は第１図のプロセツサにより用いられるタイミ
ング信号発生器とそれにより発生されたクロツク
パルスのタイミングとを各々示した略図、第３図
は第１図に示したプロセツサのデータ路ユニツト
の詳細図、第４図は各々のマイクロプログラムさ
れたプロセツサ命令に含まれた情報のバス制御フ
イールドを示した図であり、１次命令と２次命令
とを区別するためにプロセツサにより用いられる
手段を示している図、第５図は２次命令又はその
１部を記憶するのに用いられる２次制御記憶レジ
スタを示した図、第６図は２次制御記憶レジスタ
の内容をデコードしそしてそれに応答して情報の
転送を制御するためにプロセツサの各ユニツトに
用いられる論理回路を示した図、第７ａ，７ｂ，
７ｃ図はプロセツサにより実行される１次及び２
次命令の１連の代表的シーケンスを示した流れ線
図である。 １０…データ処理システム、１２…プロセツ
サ、１６…メモリ、１８…周辺装置、２０…デー
タバス、２２…デインバス、２４…デアウトバ
ス、２６…バス制御ユニツト、２８…プロセツサ
バツフアメモリユニツト、３０…データ路ユニツ
ト、３２…プロセツサ制御ユニツト、３３…任意
ユニツト。

Claims (1)

1. 【特許請求の範囲】 １ Ａ (a) データに対して演算および処理操作
   を行うデータ路ユニツト３０、および (b) 外部からの命令をフエツチ、解読および実
   行するのに用いる予めプログラムされた情報
   を記憶するプロセツサ制御ユニツト３２を少
   なくとも含む複数のプロセツサユニツト２
   ６，２８，３０，３２，３３から構成される
   プロセツサ１２、 Ｂ 前記プロセツサユニツト２６，２８，３０，
   ３２，３３間で情報を転送するための少なくと
   も一つの電気電導体からなる少なくとも一つの
   プロセツサデーターバス２２，２４、 Ｃ 直接実行される１次プロセツサ命令と一旦デ
   コードされた後実行される前記プロセツサ命令
   データバス２２，２４を介して前記プロセツサ
   ユニツト間のデータの転送を制御する２次プロ
   セツサ命令とであり、バス制御フイールドによ
   り識別される１次および２次プロセツサ命令を
   記憶し、前記プロセツサ制御ユニツト３２に設
   けられた制御記憶手段３４、 Ｄ 前記プロセツサ命令を周期的に選択し、この
   選択されたプロセツサ命令を前記制御記憶手段
   ３４の出力に取り出す制御記憶選択手段４４，
   ３６、 Ｅ 前記制御記憶手段３４の出力に接続され、前
   記選択されたプロセツサ命令をプロセツサユニ
   ツト２６，２８，３０，３３に転送するためめ
   の命令転送手段３８、 Ｆ 前記命令転送手段３８に接続され、前記選択
   された１次プロセツサ命令に応答して該１次プ
   ロセツサ命令を直接実行して前記プロセツサユ
   ニツトの作動を制御する１次ユニツト論理手段
   １１０，１３０，１３２，１３４，１３６等、 Ｇ 前記プロセツサ命令転送手段３８に接続さ
   れ、前記制御記憶選択手段４４，３６によつて
   選択された前記２次プロセツサ命令を記憶する
   ２次制御記憶手段４２、 Ｈ 前記２次制御記憶手段４２の内容をデコード
   したものに応答して、プロセツサユニツト２
   ６，２８，３０，３２，３３を前記プロセツサ
   データバス２２，２４に接続する２次ユニツト
   論理手段５８，８６，１０４、 Ｉ 前記２次制御記憶手段４２に２次プロセツサ
   命令が記憶されている状態において、前記プロ
   セツサデータバス２２，２４を経てプロセツサ
   の外部との情報転送を指示する１次プロセツサ
   命令が選択された際に、この選択された１次プ
   ロセツサ命令のバス制御フイールドに応答して
   ２次ユニツト論理手段５８，８６，１０４を不
   能化するバス制御手段８８から構成されるデー
   タ処理システム１０。