JPS6366433B2 - - Google Patents
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- JPS6366433B2 JPS6366433B2 JP56074534A JP7453481A JPS6366433B2 JP S6366433 B2 JPS6366433 B2 JP S6366433B2 JP 56074534 A JP56074534 A JP 56074534A JP 7453481 A JP7453481 A JP 7453481A JP S6366433 B2 JPS6366433 B2 JP S6366433B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電子回路に用いられる半導体可変容量
素子に関する。
素子に関する。
従来、半導体基板上に絶縁膜に覆われた外部よ
り絶縁された浮遊電極を有し、浮遊電極に電荷を
蓄積することによつて容量を可変する半導体可変
容量素子は、第１図ａとｂに示す構造であつた。
第１図ａはその平面図、第１図ｂはその断面図を
示し、１は半導体基板、２は絶縁酸化膜、３は浮
遊電極、４は容量電極、５は分離拡散層、６は容
量可変電極である。第１図の半導体可変容量素子
の容量を変化は、容量可変電極６と基板１との間
に電圧を印加し、浮遊電極３と容量可変電極６と
の間にフアウラー・ノウドハイム電流を流し、浮
遊電極３と電荷をやりとりし、浮遊電極３を帯電
させることによつて行う。このフアウラー・ノウ
ドハイム電流は絶縁膜２の膜厚に大きな依存性を
有する。このため、絶縁膜２のバラツキによる半
導体可変容量素子間の容量可変特性のバラツキが
大きく、容量可変電極に同一の容量変化電圧を加
えたとしても、素子間での容量変化量の相関がた
もてなかつた。
り絶縁された浮遊電極を有し、浮遊電極に電荷を
蓄積することによつて容量を可変する半導体可変
容量素子は、第１図ａとｂに示す構造であつた。
第１図ａはその平面図、第１図ｂはその断面図を
示し、１は半導体基板、２は絶縁酸化膜、３は浮
遊電極、４は容量電極、５は分離拡散層、６は容
量可変電極である。第１図の半導体可変容量素子
の容量を変化は、容量可変電極６と基板１との間
に電圧を印加し、浮遊電極３と容量可変電極６と
の間にフアウラー・ノウドハイム電流を流し、浮
遊電極３と電荷をやりとりし、浮遊電極３を帯電
させることによつて行う。このフアウラー・ノウ
ドハイム電流は絶縁膜２の膜厚に大きな依存性を
有する。このため、絶縁膜２のバラツキによる半
導体可変容量素子間の容量可変特性のバラツキが
大きく、容量可変電極に同一の容量変化電圧を加
えたとしても、素子間での容量変化量の相関がた
もてなかつた。
したがつて、スーパーヘテロダイン方式ラジオ
の同調回路のように、複数個の可変容量素子を互
いにある相関をもつて変化させる必要のある用途
には従来の半導体可変容量素子は不向きであつ
た。
の同調回路のように、複数個の可変容量素子を互
いにある相関をもつて変化させる必要のある用途
には従来の半導体可変容量素子は不向きであつ
た。
本発明は前記従来の欠点を取除き、複数個の半
導体可変容量素子を一定の相関を持つて変化させ
うる多連の半導体可変容量素子を提供するもので
ある。
導体可変容量素子を一定の相関を持つて変化させ
うる多連の半導体可変容量素子を提供するもので
ある。
以下、本発明の詳細を図を用いて説明する。
第２図は本発明の実施例の１つを示す図であ
る。第２図ａはその平面図、第２図ｂはその断面
図である。半導体基板１１の表面に絶縁膜１２に
覆われ外部より絶縁された第１の浮遊電極１３、
第２の浮遊電極１５がある。第１の浮遊電極１３
の上に絶縁膜１２をはさんで第１の容量電極１４
があり、第２の浮遊電極１５の上に絶縁膜１２を
はさんで第２の容量電極１６がある。さらに半導
体基板１１の表面には第１の浮遊電極１３、第２
の浮遊電極１５と電荷をやりとりする容量可変電
極１８（ｎ型拡散層）があり、容量可変電極１８
を半導体基板１１（ｎ型）と絶縁分離するための
Ｐ型拡散層１７がある。また、第１の浮遊電極１
３と第２の浮遊電極１５はまわりを絶縁膜１２で
覆われた高い抵抗値を持つ抵抗１９で接続されて
いる。
る。第２図ａはその平面図、第２図ｂはその断面
図である。半導体基板１１の表面に絶縁膜１２に
覆われ外部より絶縁された第１の浮遊電極１３、
第２の浮遊電極１５がある。第１の浮遊電極１３
の上に絶縁膜１２をはさんで第１の容量電極１４
があり、第２の浮遊電極１５の上に絶縁膜１２を
はさんで第２の容量電極１６がある。さらに半導
体基板１１の表面には第１の浮遊電極１３、第２
の浮遊電極１５と電荷をやりとりする容量可変電
極１８（ｎ型拡散層）があり、容量可変電極１８
を半導体基板１１（ｎ型）と絶縁分離するための
Ｐ型拡散層１７がある。また、第１の浮遊電極１
３と第２の浮遊電極１５はまわりを絶縁膜１２で
覆われた高い抵抗値を持つ抵抗１９で接続されて
いる。
半導体基板１１と第１の浮遊電極１３と第１の
容量電極１４によつて、容量可変電極のない第１
の半導体可変容量素子が構成されている。また、
半導体基板１１と第２の浮遊電極１５と第２の容
量電極１６によつて、容量可変電極を有する第２
の半導体可変容量素子が構成されている。
容量電極１４によつて、容量可変電極のない第１
の半導体可変容量素子が構成されている。また、
半導体基板１１と第２の浮遊電極１５と第２の容
量電極１６によつて、容量可変電極を有する第２
の半導体可変容量素子が構成されている。
第１の浮遊電極１３と第２の浮遊電極１５が抵
抗１９によつて接続されて導通しているため、第
１と第２の浮遊電極１３と１５に蓄積した電荷に
よつて発生する第１の浮遊電極１３の電位と第２
の浮遊電極１５の電位は等しくなる。これは、電
荷量の大小にかかわらず常にたもたれる。したが
つて、第１の半導体可変容量素子と第２の半導体
可変容量素子は、互いに、浮遊電極の電位が等し
いという関係を常に維持している。
抗１９によつて接続されて導通しているため、第
１と第２の浮遊電極１３と１５に蓄積した電荷に
よつて発生する第１の浮遊電極１３の電位と第２
の浮遊電極１５の電位は等しくなる。これは、電
荷量の大小にかかわらず常にたもたれる。したが
つて、第１の半導体可変容量素子と第２の半導体
可変容量素子は、互いに、浮遊電極の電位が等し
いという関係を常に維持している。
また、第１の浮遊電極１３、第２の浮遊電極１
５、これらを接続する抵抗１９もすべて絶縁膜１
２で覆われ外部より絶縁されているため、抵抗１
９の抵抗値が絶縁膜１２の絶縁抵抗に比べ小さけ
れば、例えば106〜1010Ω程度でも、第１、第２
の浮遊電極の電気抵抗に比べて高抵抗であつて
も、第１の浮遊電極１３と第２の浮遊電極１５の
電位が等しいという関係は維持される。高抵抗は
抵抗１９をポリSiで作製し、その不純物濃度を低
く選べば実現できる。抵抗１９を高抵抗とすれば
第１の半導体可変容量素子の容量電極１４に加わ
つた信号は抵抗値の大きい接続抵抗１９によつて
減衰し、となりの第２の半導体可変容量素子には
伝わらないので、第１の半導体可変容量素子と第
２の半導体容量素子との電子回路的な結合、すな
わち、交流的な結合を非常に粗にすることができ
る。すなわち、第１の半導体可変容量素子と第２
の半導体可変容量素子は互いに独立した容量とし
て利用できる。
５、これらを接続する抵抗１９もすべて絶縁膜１
２で覆われ外部より絶縁されているため、抵抗１
９の抵抗値が絶縁膜１２の絶縁抵抗に比べ小さけ
れば、例えば106〜1010Ω程度でも、第１、第２
の浮遊電極の電気抵抗に比べて高抵抗であつて
も、第１の浮遊電極１３と第２の浮遊電極１５の
電位が等しいという関係は維持される。高抵抗は
抵抗１９をポリSiで作製し、その不純物濃度を低
く選べば実現できる。抵抗１９を高抵抗とすれば
第１の半導体可変容量素子の容量電極１４に加わ
つた信号は抵抗値の大きい接続抵抗１９によつて
減衰し、となりの第２の半導体可変容量素子には
伝わらないので、第１の半導体可変容量素子と第
２の半導体容量素子との電子回路的な結合、すな
わち、交流的な結合を非常に粗にすることができ
る。すなわち、第１の半導体可変容量素子と第２
の半導体可変容量素子は互いに独立した容量とし
て利用できる。
したがつて、前記実施例によれば、第１の半導
体可変容量素子と第２の半導体可変容量素子は、
互いの浮遊電極の電位が等しいという相関を維持
して同時に可変でき、かつ、第１の半導体可変容
量素子と第２の半導体可変容量素子は電子回路的
には独立の容量として利用できる。
体可変容量素子と第２の半導体可変容量素子は、
互いの浮遊電極の電位が等しいという相関を維持
して同時に可変でき、かつ、第１の半導体可変容
量素子と第２の半導体可変容量素子は電子回路的
には独立の容量として利用できる。
第３図は、本発明の他の実施例を示す図であ
る。第３図ａは平面図、第３図ｂは断面図であ
る。半導体基板２１の表面に絶縁膜２２で覆われ
外部より絶縁された第１の浮遊電極２３、第２の
浮遊電極２４がある。第１の浮遊電極２３の上に
絶縁膜２２をはさんで第１の容量電極２４があ
り、第２の浮遊電極２５の上に絶縁膜２２をはさ
んで第２の容量電極２６がある。さらに半導体基
板２１の表面には、第２の浮遊電極２５と電荷を
やりとりする容量可変電極２８（ｎ型拡散層）が
あり、容量可変電極２８と半導体基板２１（ｎ
型）とを絶縁分離するためのＰ型拡散層２７があ
る。また、第１の浮遊電極２３と第２の浮遊電極
２５はまわりを絶縁膜２２で覆われた抵抗２９で
接続されている。第１の浮遊電極の下の半導体基
板２１の表面には、基板２１の内部の不純物濃度
と異なる不純物濃度の領域２０がある。
る。第３図ａは平面図、第３図ｂは断面図であ
る。半導体基板２１の表面に絶縁膜２２で覆われ
外部より絶縁された第１の浮遊電極２３、第２の
浮遊電極２４がある。第１の浮遊電極２３の上に
絶縁膜２２をはさんで第１の容量電極２４があ
り、第２の浮遊電極２５の上に絶縁膜２２をはさ
んで第２の容量電極２６がある。さらに半導体基
板２１の表面には、第２の浮遊電極２５と電荷を
やりとりする容量可変電極２８（ｎ型拡散層）が
あり、容量可変電極２８と半導体基板２１（ｎ
型）とを絶縁分離するためのＰ型拡散層２７があ
る。また、第１の浮遊電極２３と第２の浮遊電極
２５はまわりを絶縁膜２２で覆われた抵抗２９で
接続されている。第１の浮遊電極の下の半導体基
板２１の表面には、基板２１の内部の不純物濃度
と異なる不純物濃度の領域２０がある。
半導体基板２１と第１の浮遊電極２３と第１の
容量電極２４によつて、第１の半導体可変容量素
子が構成されている。また、半導体基板２１と第
２の浮遊電極２５と第２の容量電極２６とによつ
て、第２の半導体可変容量素子が構成されてい
る。
容量電極２４によつて、第１の半導体可変容量素
子が構成されている。また、半導体基板２１と第
２の浮遊電極２５と第２の容量電極２６とによつ
て、第２の半導体可変容量素子が構成されてい
る。
第１の浮遊電極２３と第２の浮遊電極２５が抵
抗２９によつて接続されているため、蓄積した電
荷によつて発生する第１の浮遊電極２３の電位と
第２の浮遊電極２５の電位は等しい。
抗２９によつて接続されているため、蓄積した電
荷によつて発生する第１の浮遊電極２３の電位と
第２の浮遊電極２５の電位は等しい。
第１の浮遊電極の下の基板２１の表面には、不
純物濃度の異なる領域２０があるため、第１の浮
遊電極２３の電位と第２の浮遊電極２５の電位が
等しくても、各々の浮遊電極の下の基板表面に生
ずる表面状態に違いが生ずる。すなわち、第１の
半導体可変容量素子と第２の半導体可変容量素子
の容量変化特性を異なる特性にすることができ
る。本実施例では容量変化特性を異ならせる方法
として、基板表面の不純物濃度の違いを利用し
た。容量変化特性を異ならせる他の方法として
は、浮遊電極下の絶縁膜厚を変える方法、素子の
大きさを変えるなどの方法もある。
純物濃度の異なる領域２０があるため、第１の浮
遊電極２３の電位と第２の浮遊電極２５の電位が
等しくても、各々の浮遊電極の下の基板表面に生
ずる表面状態に違いが生ずる。すなわち、第１の
半導体可変容量素子と第２の半導体可変容量素子
の容量変化特性を異なる特性にすることができ
る。本実施例では容量変化特性を異ならせる方法
として、基板表面の不純物濃度の違いを利用し
た。容量変化特性を異ならせる他の方法として
は、浮遊電極下の絶縁膜厚を変える方法、素子の
大きさを変えるなどの方法もある。
本実施例によつても、第１の半導体可変容量素
子と第２の半導体可変容量素子は、互いの浮遊電
極の電位が等しいという相関を維持して同時に可
変でき、かつ、第１の半導体可変容量素子と第２
の半導体可変容量素子は電子回路的に独立の容量
として利用できる。
子と第２の半導体可変容量素子は、互いの浮遊電
極の電位が等しいという相関を維持して同時に可
変でき、かつ、第１の半導体可変容量素子と第２
の半導体可変容量素子は電子回路的に独立の容量
として利用できる。
第４図は、本発明の他の実施例を示す図であ
る。第４図ａは平面図、第４図ｂはその断面図で
ある。半導体基板３１の表面に絶縁膜３２で覆わ
れ外部より絶縁された第１の浮遊電極３３、第２
の浮遊電極３５がある。第１の浮遊電極３３の上
に絶縁膜３２をはさんで第１の容量電極３５があ
り、第２の浮遊電極３５の上に絶縁膜３２をはさ
んで第２の容量電極３６がある。さらに半導体基
板３１の表面には、第２の浮遊電極３５と電荷を
やりとりする容量可変電極３８（ｎ型拡散層）が
あり、容量可変電極３８と半導体基板３１（ｎ
型）を分離絶縁するためのＰ型拡散層３７があ
る。また、第１の浮遊電極３３と第２の浮遊電極
３７はまわりを絶縁膜３２に覆われた抵抗３９で
接続されている。第１の浮遊電極３３の下の基板
３１の表面には、基板の導電型とは逆の導電型を
有するＰウエル領域３０（Ｐ型拡散層）がある。
る。第４図ａは平面図、第４図ｂはその断面図で
ある。半導体基板３１の表面に絶縁膜３２で覆わ
れ外部より絶縁された第１の浮遊電極３３、第２
の浮遊電極３５がある。第１の浮遊電極３３の上
に絶縁膜３２をはさんで第１の容量電極３５があ
り、第２の浮遊電極３５の上に絶縁膜３２をはさ
んで第２の容量電極３６がある。さらに半導体基
板３１の表面には、第２の浮遊電極３５と電荷を
やりとりする容量可変電極３８（ｎ型拡散層）が
あり、容量可変電極３８と半導体基板３１（ｎ
型）を分離絶縁するためのＰ型拡散層３７があ
る。また、第１の浮遊電極３３と第２の浮遊電極
３７はまわりを絶縁膜３２に覆われた抵抗３９で
接続されている。第１の浮遊電極３３の下の基板
３１の表面には、基板の導電型とは逆の導電型を
有するＰウエル領域３０（Ｐ型拡散層）がある。
Ｐウエル領域３０と第１の浮遊電極３３と第１
の容量電極３４とによつて、第１の半導体可変容
量素子が構成されている。また、半導体基板３１
と第２の浮遊電極３５と第２の容量電極３６とに
よつて、第２の半導体可変容量素子が構成されて
いる。
の容量電極３４とによつて、第１の半導体可変容
量素子が構成されている。また、半導体基板３１
と第２の浮遊電極３５と第２の容量電極３６とに
よつて、第２の半導体可変容量素子が構成されて
いる。
第１の半導体可変容量素子においては、第１の
浮遊電極３３の下の基板表面がＰ型の導電型であ
るため、浮遊電極３３の帯電量が正の方向に変化
すると、第１の容量電極３４とＰウエル領域３０
との間の容量は減少する。逆に負の方向に変化す
ると容量は増加する。ところが、第２の半導体可
変容量素子では、第２の浮遊電極３５の下の基板
表面がｎ型の導電型であるため、浮遊電極３５の
帯電量が正の方向に変化すると、第２の容量電極
３６と半導体基板３１との間の容量は増加する。
逆に負の方向に変化すると容量は減少する。すな
わち、第１の半導体可変容量素子と第２の半導体
可変容量素子とは容量可変電極３８による電荷の
やりとりによつて逆の方向に容量変化を起こす。
浮遊電極３３の下の基板表面がＰ型の導電型であ
るため、浮遊電極３３の帯電量が正の方向に変化
すると、第１の容量電極３４とＰウエル領域３０
との間の容量は減少する。逆に負の方向に変化す
ると容量は増加する。ところが、第２の半導体可
変容量素子では、第２の浮遊電極３５の下の基板
表面がｎ型の導電型であるため、浮遊電極３５の
帯電量が正の方向に変化すると、第２の容量電極
３６と半導体基板３１との間の容量は増加する。
逆に負の方向に変化すると容量は減少する。すな
わち、第１の半導体可変容量素子と第２の半導体
可変容量素子とは容量可変電極３８による電荷の
やりとりによつて逆の方向に容量変化を起こす。
第１の浮遊電極３３と第２の浮遊電極３５が抵
抗３９で接続されているため、蓄積した電荷によ
つて発生する第１の浮遊電極３３の電位と第２の
浮遊電極３５の電位は等しい。
抗３９で接続されているため、蓄積した電荷によ
つて発生する第１の浮遊電極３３の電位と第２の
浮遊電極３５の電位は等しい。
本実施例によつても、第１の半導体可変容量素
子と第２の半導体可変容量素子は、互いの浮遊電
極の電位が等しいという相関を維持して同時に可
変でき、かつ、第１の半導体可変容量素子と第２
の半導体可変容量素子とは電子回路的には独立の
容量として利用できる。
子と第２の半導体可変容量素子は、互いの浮遊電
極の電位が等しいという相関を維持して同時に可
変でき、かつ、第１の半導体可変容量素子と第２
の半導体可変容量素子とは電子回路的には独立の
容量として利用できる。
以上の実施例の説明では、第１の半導体可変容
量素子と第２の半導体可変容量素子からなる２連
半導体可変容量素子として説明したが、第３の半
導体可変容量素子を含む３連半導体可変容量素子
としても、さらに、多数個の半導体可変容量素子
を含む多連半導体可変容量素子としても同様であ
ることは自明である。
量素子と第２の半導体可変容量素子からなる２連
半導体可変容量素子として説明したが、第３の半
導体可変容量素子を含む３連半導体可変容量素子
としても、さらに、多数個の半導体可変容量素子
を含む多連半導体可変容量素子としても同様であ
ることは自明である。
また、以上の実施例のいずれの場合も、Ｐ型を
ｎ型、ｎ型をＰ型とかえても同等であることは自
明である。
ｎ型、ｎ型をＰ型とかえても同等であることは自
明である。
以上の説明であきらかなように、本発明によれ
ば、複数個の半導体可変容量素子を一定の相関を
持つて変化させうる多連半導体可変容量素子を実
現でき、スーパーヘテロダイン方式ラジオの同調
回路などの用途に有効な小型で信頼性の高い多連
可変容量素子を提供するものである。
ば、複数個の半導体可変容量素子を一定の相関を
持つて変化させうる多連半導体可変容量素子を実
現でき、スーパーヘテロダイン方式ラジオの同調
回路などの用途に有効な小型で信頼性の高い多連
可変容量素子を提供するものである。
第１図ａは従来の半導体可変容量素子の平面図
であり、第１図ｂはその断面図である。第２図ａ
は本発明の一実施例の平面図であり、第２図ｂは
その断面図である。第３図ａは本発明の他の一実
施例の平面図であり、第３図ｂはその断面図であ
る。第４図ａは本発明の他の実施例の平面図であ
り、第４図ｂはその断面図である。 １……半導体基板、２……絶縁酸化膜、３……
浮遊電極、４……容量電極、５……分離拡散層、
６……容量可変電極、１１……半導体基板、１２
……絶縁酸化膜、１３……第１の浮遊電極、１４
……第１の容量電極、１５……第２の浮遊電極、
１６……第２の容量電極、１８……容量可変電
極、１９……接続抵抗、２０……不純物拡散領
域、２１……半導体基板、２２……絶縁酸化膜、
２３……第１の浮遊電極、２４……第１の容量電
極、２５……第２の浮遊電極、２６……第２の容
量電極、２８……容量可変電極、２９……接続抵
抗、３０……Ｐウエル、３１……半導体基板、３
２……絶縁酸化膜、３３……第１の浮遊電極、３
４……第１の容量電極、３５……第２の浮遊電
極、３６……第２の容量電極、３８……容量可変
電極、３９……接続抵抗。
であり、第１図ｂはその断面図である。第２図ａ
は本発明の一実施例の平面図であり、第２図ｂは
その断面図である。第３図ａは本発明の他の一実
施例の平面図であり、第３図ｂはその断面図であ
る。第４図ａは本発明の他の実施例の平面図であ
り、第４図ｂはその断面図である。 １……半導体基板、２……絶縁酸化膜、３……
浮遊電極、４……容量電極、５……分離拡散層、
６……容量可変電極、１１……半導体基板、１２
……絶縁酸化膜、１３……第１の浮遊電極、１４
……第１の容量電極、１５……第２の浮遊電極、
１６……第２の容量電極、１８……容量可変電
極、１９……接続抵抗、２０……不純物拡散領
域、２１……半導体基板、２２……絶縁酸化膜、
２３……第１の浮遊電極、２４……第１の容量電
極、２５……第２の浮遊電極、２６……第２の容
量電極、２８……容量可変電極、２９……接続抵
抗、３０……Ｐウエル、３１……半導体基板、３
２……絶縁酸化膜、３３……第１の浮遊電極、３
４……第１の容量電極、３５……第２の浮遊電
極、３６……第２の容量電極、３８……容量可変
電極、３９……接続抵抗。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に設けられた絶縁膜と、前記絶
縁膜中に互いに離れて設けられた第１と第２の浮
遊電極とそれぞれ前記絶縁膜の一部を介して、前
記第１と第２の浮遊電極と容量結合をなす第１と
第２の容量電極とから成る第１と第２の半導体可
変容量素子と、前記第１と第２の浮遊ゲート電極
を電気的に接続することにより、前記第１と第２
の浮遊ゲートの電位を直流的に等しくすると共に
前記第１と第２の浮遊ゲート間に流れる交流をカ
ツトする高抵抗とから成り、前記第１の浮遊電極
に電荷を注入するまたは引き出して前記第１と第
２の浮遊電極下の前記半導体基板のそれぞれの表
面部分に形成される第１と第２の空乏層の容量を
変化させて前記第１と第２の半導体可変容量素子
のそれぞれの容量値を同時に、かつ、前記第１と
第２の浮遊電極間の電位を同一に保つて可変する
多連半導体可変容量素子。 ２ 前記第１と第２の浮遊電極下の前記第１と第
２の空乏層が形成される以外の前記半導体基板の
表面部分に不純物を拡散して容量可変電極を形成
した特許請求の範囲第１項記載の多連半導体可変
容量素子。 ３ 前記第１の空乏層は前記半導体基板の表面部
分に形成された前記半導体基板と逆導電型の拡散
領域内に形成される特許請求の範囲第１項または
第２項記載の多連半導体可変容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56074534A JPS57188886A (en) | 1981-05-18 | 1981-05-18 | Multiple semiconductor variable capacitance element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56074534A JPS57188886A (en) | 1981-05-18 | 1981-05-18 | Multiple semiconductor variable capacitance element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57188886A JPS57188886A (en) | 1982-11-19 |
| JPS6366433B2 true JPS6366433B2 (ja) | 1988-12-20 |
Family
ID=13550047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56074534A Granted JPS57188886A (en) | 1981-05-18 | 1981-05-18 | Multiple semiconductor variable capacitance element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57188886A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040206999A1 (en) * | 2002-05-09 | 2004-10-21 | Impinj, Inc., A Delaware Corporation | Metal dielectric semiconductor floating gate variable capacitor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115185A (en) * | 1977-03-17 | 1978-10-07 | Sanyo Electric Co Ltd | Memory type variable capacitive device |
-
1981
- 1981-05-18 JP JP56074534A patent/JPS57188886A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57188886A (en) | 1982-11-19 |
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