JPS6373564A - 半導体装置 - Google Patents

半導体装置

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JPS6373564A
JPS6373564A JP61217509A JP21750986A JPS6373564A JP S6373564 A JPS6373564 A JP S6373564A JP 61217509 A JP61217509 A JP 61217509A JP 21750986 A JP21750986 A JP 21750986A JP S6373564 A JPS6373564 A JP S6373564A
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JP
Japan
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electrode
gate electrode
oxide film
film
type
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JP61217509A
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Yoshihiro Yamaguchi
好広 山口
Akio Nakagawa
明夫 中川
Kiminori Watanabe
渡辺　君則
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置に係り、特に高耐圧ブレーナ型半導
体装置の表面保護構造に関する。
（従来の技術） 従来より、ブレーナ型半導体装置の耐圧を出す構造の一
つとして、ガードリング構造が良く知られている。この
ガードリング構造を採用したＭＯＳ　Ｆ　Ｅ　Ｔの例を
第２図に示す。素子基板１゜は、ｎ＋型トド９４２層１
１ｎ−型ドレイン層１２、ｐ型ベース層１３およびｎ型
ソース層１４から構成されている。この素子基板１０の
ドレイン層１１側の第１の表面には第１の主電極である
ドレイン電極２０が形成されている。また第２の表面に
は、ゲート絶縁膜１５を介してゲート′Ｉ４極１６が形
成され、ｐ型ベース［１１３とｎ型ソース層１４にオー
ミック接触する第２の主電極１８、およびゲート電極１
６にオーミック接触する＄制御電極である金屑ゲート電
極１９が設けられている。
素子基板１０の周縁部には、数本のｐ＋＋ガードリング
層２１が形成され、その表面には巖化膜２２が形成され
ている。
この構造では、逆バイアスをｐｎ接合に印加した時に主
接合が降伏しないように第１段のガードリングで一定の
電圧を負担し、次に第１段のガードリングが降伏しない
ように第２のガードリングが一定の電圧を負担する、と
いうように、最終段のガートリングには十分低い電圧が
かかるようにしている。即ちガードリング構造では、ガ
ードリング間の電位差が十分小さくなるようにして、例
えばＲ終段ガードリングは３００Ｖ程度の電圧を負担す
るように設計される。
従ってこのガードリング構造では、十分な耐圧を得るた
めにはガードリングの数を多くしなければならず、高耐
圧素子は巨大化するという第１の問題があった。
またこの様な素子では、これをパッケージに収納する前
に基本的特性を検査しており、その際にＡｆｌ等により
形成されたソース電極１８および金属ゲート電極１９に
タングステンなどの針を接触させることが行われる。こ
のタングステン針をソース′Ｒ極１８．金属ゲートｉ！
１ｉ１９に接触させる時、誤って素子表面を滑らせると
、ソース電極あるいはゲート電橋１９のＡλが押出され
てソース・ゲート間が短絡する事故が発生する。ソース
電極１８と金属ゲート電極１９は通常分離幅数１０μｍ
で近接しているため、この様な事故が容易に発生する。
またこの程度の分離幅の場合、この分離領域に微少な金
ｚ片等が付着することによっても、ソース・ゲート間が
短絡する。これが第２の問題である。
第１の問題を解決する構造として、第３図に示すものが
知られている。なお第３図は第２図（ｂ）に対応する断
面図で、第２図と対応する部分には第２図と同一符号を
付しである。この素子では、素子外周部にｎ＋型Ｊｉ２
５を形成し、これにオーミック接触するへ２電極２６を
形成している。また素子表面に露出するｐｎ接合を覆う
壊化１Ｉ２４を形成し、この酸化１１２４上にＡ２電極
２６とソース電極１８に同時にコンタクトする抵抗性フ
ィールドプレートＩ［！２７を形成している。
この構造では、ｐｎ接合に逆バイアスしたとき、抵抗性
フィールドプレート膜２７に微少電流が流れ、ここに一
定の電位勾配が形成されるため、基板表面のｐｎ接合で
の電界強度が弱められる。これにより、高耐圧化が図ら
れる。具体的に例えば、ｎ−型ドレイン層１２の比抵抗
を１００〜１２０Ω・αとし、ｎ＋型１１２５とｐベー
ス！１１３の間隔を５００μｍ程度とした時、耐圧１８
００■以上を得ることができる。この耐圧を前述のガー
ドリング構造で実現するにはガードリングの領域を約１
１Ｍ１以上にする必要があり、このフィールドプレート
構造により素子サイズを大きくすることなく高耐圧化が
できることが判る。
一方、先の第２の問題に対しては、第２図に示すように
ソース電極１８と金属ゲート電極１９を覆うＣＶＤ絶縁
！１１２３を設けることが行われる。
しかしこれは、ＣＶＤ工程が入る分、素子のコストが高
くなるという新たな問題を生じる。
（発明が解決しようとする問題点） 以上のように従来技術では、第２の主電極と制御電極間
のｒｉ絽の問題をＣＶＤ絶縁膜で覆うことが解決したが
、これはコスト高の原因となっている。
本発明はこの様な問題を解決した高耐圧ブレーナ型半導
体装置を提供することを目的とする。
［発明の構成コ （問題点を解決するための手段） 本発明は、半導体素子基板の第１の表面に第１の電極が
形成され、第２の表面に第２の主電極と制ｍ’ｉａ極が
形成され、かつ第２の表面の周縁部に露出するｐｎ接合
上に絶縁膜を介して抵抗性フィールドプレート膜を設け
る構造において、この抵抗性フィールドプレート膜を第
２の主Ｎ也と♂すｗＪＮ極を同時に覆うように配設する
ことを特徴とする。
（作用） 本発明の構成とすれば、抵抗性フィールドプレート膜は
素子寸法を大きくすることなく高耐圧化する機能を有す
ると同時に、素子特性検査時等に制御電極と第２の主電
極間の短Ｆ？！事故を防止する保１１！ｌの動きをする
。
（実施例） 以下、本発明の詳細な説明する。
第１図は一実施例のＭ　ＯＳ　Ｆ　Ｅ　Ｔであり、（ａ
）は平面図、（ｂ）、（ｃ）はそれぞれ（ａ）のＡ−Ａ
＝、Ｂ−Ｂ′断面図である。従来例として示した第２図
および第３図と対応する部分にはこれらと同じ符号を付
して詳細な説明は省略する。
第１図（ｂ）と対応する第３図を比較して明らかなよう
に、この実施例では抵抗性フィールドプレートｒ１２７
はソース電極１８と金属ゲート電極１９を同時に覆うよ
う配設している。
この実施例の構造を、具体的な製造工程にしたがって次
に説明する。まずｎ＋型トド９４２層１１エピタキシャ
ル成長により比抵抗１００〜１２０Ω・αのｎ−型ドレ
イン層１２を形成したウェーハを用意する。次にｎ°型
トドレイン１１２表面に１μｍ程度の酸化膜２４を形成
した後、これを所定パターンにエツチングし、霧出した
基板に１０００人のゲート数化［１１５を介して多結晶
シリコン躾によるゲート電極１６を形成する。
次いでこのゲート電極１６と酸化ｌ１Ｉ２４をマスクと
して不純物をイオン注入してｐ型ベース層１３を形成す
る。更にゲートｉｆ極１６による拡散窓内にソース層形
成用の酸化ＷＡ（図示しない）を形成し、この酸化膜と
ゲート電極１６をマスクとしてＡｓのイオン注入を行な
い、ｎ＋＋ソース層１４と同時にｎ＋＋層２５を形成す
る。この後ゲート１！１１６表面を酸化［６１１７で覆
い、ゲート電極１６のコンタクト部に孔を開けて、ｐ型
ベース層１３とｎ＋＋ソース層１４にオーミック接触す
るソース電極（第２の主電極）１８、およびゲート電極
１６にオーミック接触する金属ゲート電極（制御！ｌ電
極）１９をＡｎ膜等により形成する。そして、素子全面
にａ−８ｉｌｌを１μｍ程度堆積し、抵抗性フィールド
プレートｌＩ２７を形成する。ここでフィールドプレー
ト１１２７は、ソース電極１８と金属ゲート電極１９を
同時に覆っている。
またフィールドプレート膜２７には、ソース電極１８お
よび金属ゲート１ｆｆｉ１９上の一部に外部配線を施す
ための開口が設けられる。最後にウェーハ裏面にＶ−Ｎ
ｉ−Ａｕの蒸着によりドレイン電極（第１０主電１）２
０を形成して、素子は完成する。
この様な構成とすれば、ソース電極１８と金属ゲート電
極１９が同時にフィールドブレーｌ−膜２７に覆われて
いるため、フィールドプレート膜２７が保ｙｔ膜となっ
てソース電極１８と金属ゲートｌ！ｔｆＡ１９の短絡事
故は確実に防止される。またフィールドプレートＩＩ！
＄２７が同時に素子の表面保護膜となっているから、従
来のようにフィールドプレート膜と別にＣｖＤによる保
Ｋ１１ｇを形成するという工程が要らず、製造工程が簡
略化される。
更に、フィールドプレート［１２７は抵抗性であるため
、静電気等によりゲート酸化膜中に自然に充電される電
荷を常に放電することができる。このため、Ｄ？！気に
起因するゲート酸化膜破壊が防止され、信頼姓の高い素
子が得られる。
実施例ではＭＯＳＦＥＴについて説明したが、本発明は
バイポーラ型ＭＯ８ＦＥＴやバイポーラトランジスタ等
に適用して同様の効果が得られる。
［発明の効果］ 以上説明したように本発明によれば、本来高耐圧化のた
めに形成される抵抗性フィールドプレート膜をそのまま
素子の表面保ｍ１ｌｌとして用いることにより、簡単な
工程で信頼性の高い高耐圧ブレーナ型半導体素子を得る
ことができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）（ｃ）は本発明の一実陥例のＭＯＳ
ＦＥＴを示す平面図とそのＡ−Ａ　−。 Ｂ−Ｂ−新面図、第２図（ａ）（ｂ）（Ｃ）は従来例の
ＭＯＳＦＥＴを示す平面図とそのＡ−Ａ−。 Ｂ−８＝断面図、第３図は他の従来例を示す断面図であ
る。 １１・・・ｎ＋型ドレイン層、１２・・・ｎ−型ドレイ
ン層、１３・・・ｐ型ベース層、１４・・・ｎ＋＋ソー
ス層、１５・・・ゲート酸化層、１６・・・ゲート電極
、１７・・・酸化膜、１８・・・ソース電極（第２の主
電極）、１９・・・金属ゲート電極（制御電極）、２０
・・・ドレイン電極（第１の主電極）、２４・・・酸化
膜、２５・・・ｎ”型層、２６・・・電極、２７・・・
抵抗性フィールドプレート膜。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子基板の第１の表面に第１の主電極、第２の表
    面に第２の主電極および制御電極が設けられ、かつ基板
    の第２の表面の周縁部に露出するｐｎ接合上に絶縁膜を
    介して抵抗性フィールドプレート膜が設けられた半導体
    装置において、前記抵抗性フィールドプレート膜を前記
    第２の主電極と制御電極を同時に覆うように配設したこ
    とを特徴とする半導体装置。
JP61217509A 1986-09-16 1986-09-16 半導体装置 Pending JPS6373564A (ja)

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