JPS6373644A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6373644A JPS6373644A JP21732686A JP21732686A JPS6373644A JP S6373644 A JPS6373644 A JP S6373644A JP 21732686 A JP21732686 A JP 21732686A JP 21732686 A JP21732686 A JP 21732686A JP S6373644 A JPS6373644 A JP S6373644A
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- Japan
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- opening
- insulating film
- low melting
- metal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の配線層接続用スルーホールに、低融点金属
のりフローを応用して低融点金属を埋込み、スルーホー
ル上面の平坦化を図る。
のりフローを応用して低融点金属を埋込み、スルーホー
ル上面の平坦化を図る。
本発明は半導体装置の製造方法に関するものであり、さ
らに詳しく述べるならばスルーホール上面を平坦化する
方法に特徴がある半導体装置の製造方法に関するもので
ある。
らに詳しく述べるならばスルーホール上面を平坦化する
方法に特徴がある半導体装置の製造方法に関するもので
ある。
半導体装置のＶＬＳ Ｉ化に伴ない、電極取出用開孔部
（スルーホール、ピアホールと通称される）は益々微細
化されつつある。
（スルーホール、ピアホールと通称される）は益々微細
化されつつある。
第２図は一般の半導体装置のスルーホール部分の構造を
示し、１はＰ型Ｓｉ基板、２はｎ゛型領領域３はゲート
絶縁膜もしくはバフシベーション膜などとして用いられ
るＳｉＯ□膜、４はＰＳＧ膜、５はＡＮ電極である。
示し、１はＰ型Ｓｉ基板、２はｎ゛型領領域３はゲート
絶縁膜もしくはバフシベーション膜などとして用いられ
るＳｉＯ□膜、４はＰＳＧ膜、５はＡＮ電極である。
スルーホール部分の微細化に伴ない、電極開孔幅は益々
小さくなるが、絶縁膜厚をそれに伴なって薄くすること
はできないため、窓部形状のアスペクト比は益々大きく
なり、Ａβが窓の底に入っていかない、窓の底周辺部で
ＡＮの断続が生じるなどの理由によって断線が生じ易く
なる。さらに、Ａ１１を極５の縦断面形状が、入口側が
狭く、底側か広い形状となり昌いために、狭い入口側か
ら埋込み物質が進入し難くなるので平坦化も困難となる
。
小さくなるが、絶縁膜厚をそれに伴なって薄くすること
はできないため、窓部形状のアスペクト比は益々大きく
なり、Ａβが窓の底に入っていかない、窓の底周辺部で
ＡＮの断続が生じるなどの理由によって断線が生じ易く
なる。さらに、Ａ１１を極５の縦断面形状が、入口側が
狭く、底側か広い形状となり昌いために、狭い入口側か
ら埋込み物質が進入し難くなるので平坦化も困難となる
。
上述のような断線、平坦化の問題を克服する試みとして
ＷなどをＣＶＤでスルーホール部に埋込むなどの提案が
なされているものの、未だＡｅ電極・スルーホールに代
替するほどの信頬性が得られていない。
ＷなどをＣＶＤでスルーホール部に埋込むなどの提案が
なされているものの、未だＡｅ電極・スルーホールに代
替するほどの信頬性が得られていない。
スルーホール部分の微細化に伴なう断線の危険を少なく
しつつかつ配線の平坦化につき種々提案がなされている
ものの、未だ満足すべきスルーホール部分構成方法はな
い０本発明は、微細化の際の重要な問題である平坦化プ
ロセス法を提案するものである。
しつつかつ配線の平坦化につき種々提案がなされている
ものの、未だ満足すべきスルーホール部分構成方法はな
い０本発明は、微細化の際の重要な問題である平坦化プ
ロセス法を提案するものである。
〔問題点を解決するための手段および作用〕本発明は、
半導体基板表面の選択された領域を表出する開孔を絶縁
膜に設け、前記開孔の上部側を残すように該開孔内にバ
リヤメタルを埋め込み、該バリヤメタル上から前記′４
９Ａ縁膜上に低融点金属を延在被着し、前記絶縁膜上の
低融点金属を流動させて前記開孔の上部側に埋込むリフ
ロー処理を行ない、かつ該リフローの際に、前記バリヤ
メタルが前記低融点金属の半導体基板への侵入を防止す
ることを特徴とする。
半導体基板表面の選択された領域を表出する開孔を絶縁
膜に設け、前記開孔の上部側を残すように該開孔内にバ
リヤメタルを埋め込み、該バリヤメタル上から前記′４
９Ａ縁膜上に低融点金属を延在被着し、前記絶縁膜上の
低融点金属を流動させて前記開孔の上部側に埋込むリフ
ロー処理を行ない、かつ該リフローの際に、前記バリヤ
メタルが前記低融点金属の半導体基板への侵入を防止す
ることを特徴とする。
上述のとおり、本発明は、低融点金属のりフローにより
スルーホールの平坦化を行なうことと、リフローの際の
低融点金属突抜は防止用バリヤメタルを用いることによ
り、微細化に伴なう問題点を解決する。リフロー処理は
、低融点金属の低粘性を利用して平坦化を容易に達成す
るとともに、開孔内での充填性にもすぐれている。
スルーホールの平坦化を行なうことと、リフローの際の
低融点金属突抜は防止用バリヤメタルを用いることによ
り、微細化に伴なう問題点を解決する。リフロー処理は
、低融点金属の低粘性を利用して平坦化を容易に達成す
るとともに、開孔内での充填性にもすぐれている。
以下、本発明の詳細な説明する。
第１図において、半導体基板ｌＯ上に絶縁膜１１が通常
の方法で形成され、その開孔１１ａにより半導体基板１
０の表面の一部が表出されている。
の方法で形成され、その開孔１１ａにより半導体基板１
０の表面の一部が表出されている。
開孔１１ａの幅は特に制約はないが、幅３μｍ以下の微
細パターンの開孔１１ａに本方法を適用すると特に利点
が多い、絶縁膜１１の材質は特に制約されない。例えば
第１層をＳｉＯｘ、第２層をＰＳＧとする２Ｎ絶縁膜１
１を用いる。絶縁膜１１の厚さも特に制約はない、しか
し、厚さが極端に大きいことは不経済であるばかりでな
く、アスペクト比増加に伴なう断線傾向が生じる。すな
わちアスペクト比が極端に大き過ぎると、本発明による
低融点リフロー処理を以ってしても平坦化と断線防止が
不可能になる。よってアスペクト比が１を越えないよう
に絶縁膜１１の厚さを定めることが好ましい。
細パターンの開孔１１ａに本方法を適用すると特に利点
が多い、絶縁膜１１の材質は特に制約されない。例えば
第１層をＳｉＯｘ、第２層をＰＳＧとする２Ｎ絶縁膜１
１を用いる。絶縁膜１１の厚さも特に制約はない、しか
し、厚さが極端に大きいことは不経済であるばかりでな
く、アスペクト比増加に伴なう断線傾向が生じる。すな
わちアスペクト比が極端に大き過ぎると、本発明による
低融点リフロー処理を以ってしても平坦化と断線防止が
不可能になる。よってアスペクト比が１を越えないよう
に絶縁膜１１の厚さを定めることが好ましい。
絶縁膜１１を所定の厚さに被着後、ホトレジスト１２に
より開孔１１ａをパターンニングして形成する。！いて
開孔１１ａの上部側を残すように該開孔内にバリヤメタ
ル１３を埋込む。周知のようにＡｌ配線のＡＩがＳｉ基
板に突抜けないようにＷなどをバリヤとして用いること
が検討されている。
より開孔１１ａをパターンニングして形成する。！いて
開孔１１ａの上部側を残すように該開孔内にバリヤメタ
ル１３を埋込む。周知のようにＡｌ配線のＡＩがＳｉ基
板に突抜けないようにＷなどをバリヤとして用いること
が検討されている。
本発明のバリヤメタルの作用は突抜は防止という点では
従来のバリヤメタルと同じであるが、突抜は防止の対象
物質がＡｌでなく低融点金属である点で相違する。この
ような作用を実現できるバリヤメタル１３の条件は（イ
）被着方法が簡単なこと、（ロ）狭い開孔１１ａの底部
に一様に堆積すること、（ハ）低融点金属流動中に溶損
がないこと、（ニ）電気伝導度が高いこと、などである
。本発明者等は低融点金属のバリヤメタルの物質を種々
検討したが、Ａｌ （下地） ／Ｔ ｉ ／Ｎｉ（表面
）の三層構造、Ａｌ（下） −Ｃｒ−Ｎｉ（表面）など
が上記条件を満足することを見出した。上記三層構造に
おいて、表面層のＮｉは無電解めっきにより被着し、下
層、中間層のＡｅ、Ｔｉ、Ｃｒは蒸着により被着する。
従来のバリヤメタルと同じであるが、突抜は防止の対象
物質がＡｌでなく低融点金属である点で相違する。この
ような作用を実現できるバリヤメタル１３の条件は（イ
）被着方法が簡単なこと、（ロ）狭い開孔１１ａの底部
に一様に堆積すること、（ハ）低融点金属流動中に溶損
がないこと、（ニ）電気伝導度が高いこと、などである
。本発明者等は低融点金属のバリヤメタルの物質を種々
検討したが、Ａｌ （下地） ／Ｔ ｉ ／Ｎｉ（表面
）の三層構造、Ａｌ（下） −Ｃｒ−Ｎｉ（表面）など
が上記条件を満足することを見出した。上記三層構造に
おいて、表面層のＮｉは無電解めっきにより被着し、下
層、中間層のＡｅ、Ｔｉ、Ｃｒは蒸着により被着する。
かかるバリヤメタル１３を開孔１１ａ内に埋込むにはホ
トレジスト１２により生じたバリヤメタル１３の断続部
を利用したリフトオフを利用することが好ましい。
トレジスト１２により生じたバリヤメタル１３の断続部
を利用したリフトオフを利用することが好ましい。
バリヤメタル１３をリフトオフにより開孔１１ａ内に、
その上部を残して、埋め込む。このようにして上部に残
された空間に低融点金属が埋め込まれる。
その上部を残して、埋め込む。このようにして上部に残
された空間に低融点金属が埋め込まれる。
第３図に示すように、低融点金属１４を全面に蒸着後開
孔１１ａ内の上部空間の体積とほぼ等しい体積の低融点
金属１４が残されるようにパターンニングする（点線）
、その後リフロー処理を行ない、低融点金属の表面張力
と、開孔１１ａの壁面上に付着した低融点金属の重さと
を利用して、開孔１１ａの上部空間に低融点金属を埋込
む。
孔１１ａ内の上部空間の体積とほぼ等しい体積の低融点
金属１４が残されるようにパターンニングする（点線）
、その後リフロー処理を行ない、低融点金属の表面張力
と、開孔１１ａの壁面上に付着した低融点金属の重さと
を利用して、開孔１１ａの上部空間に低融点金属を埋込
む。
低融点金属の条件としては、（イ）融点が半田と同等以
下であること、（ロ）バリヤメタル１３に対してぬれ性
がよく絶縁膜１１に対してぬれ性が悪いこと、（ハ）！
気伝導性が良好であること、（ニ）被着方法がめっきも
しくは蒸着と同程度に簡単であることが満足される必要
がある。これらの条件を満足する金属として半田（Ｐｂ
／Ｓｎ合金）、Ｉｎ／Ｓｂ、 Ｉｎ／Ｐｂなどを使用す
ることができる。低融点金属１４をその融点近くにまで
加熱すると、低融点金属１４は絶縁膜１１との接触角が
次第に太き（なり、バンプ状に盛り上り、次いで矢印方
向に流動しそして開孔１１ａ内に流れ込む、低融点金属
が半田の場合その加熱温度は３００℃〜４００℃が好ま
しい。
下であること、（ロ）バリヤメタル１３に対してぬれ性
がよく絶縁膜１１に対してぬれ性が悪いこと、（ハ）！
気伝導性が良好であること、（ニ）被着方法がめっきも
しくは蒸着と同程度に簡単であることが満足される必要
がある。これらの条件を満足する金属として半田（Ｐｂ
／Ｓｎ合金）、Ｉｎ／Ｓｂ、 Ｉｎ／Ｐｂなどを使用す
ることができる。低融点金属１４をその融点近くにまで
加熱すると、低融点金属１４は絶縁膜１１との接触角が
次第に太き（なり、バンプ状に盛り上り、次いで矢印方
向に流動しそして開孔１１ａ内に流れ込む、低融点金属
が半田の場合その加熱温度は３００℃〜４００℃が好ま
しい。
次いで、第４図に示すように、低融点金属１４上にバリ
ヤメタル１５を介在させてＡ１配線１６を形成する。バ
リヤメタル１５はリフロ一層と上部配線、ｌのコンタク
トとバリヤー性を維持するためのものであって、その材
質としてはＮｉ（下層）−Ｔｉ（上層＞−ＡＩ配線が用
いられる。
ヤメタル１５を介在させてＡ１配線１６を形成する。バ
リヤメタル１５はリフロ一層と上部配線、ｌのコンタク
トとバリヤー性を維持するためのものであって、その材
質としてはＮｉ（下層）−Ｔｉ（上層＞−ＡＩ配線が用
いられる。
本発明によると、微細化に伴なう配線の断線が防止され
、またスルーホール上部の平坦化が実現される。
、またスルーホール上部の平坦化が実現される。
第１図、第３図および第４図は本発明方法の実施例を説
明する工程図、 第２図は従来のスルーホール部の構造を示す図面である
。 １〇−半導体基板、１１−絶縁膜、１２−ホトレジスト
、１２ａ−開孔、１３−バリヤメタル、１４−低融点金
属。
明する工程図、 第２図は従来のスルーホール部の構造を示す図面である
。 １〇−半導体基板、１１−絶縁膜、１２−ホトレジスト
、１２ａ−開孔、１３−バリヤメタル、１４−低融点金
属。
Claims (1)
- １、半導体基板表面の選択された領域を表出する開孔を
絶縁膜に設け、前記開孔の上側を残すように該開孔内の
下側にバリヤメタルを埋め込み、該バリヤメタル上から
前記絶縁膜上に低融点金属を延在被着し、前記絶縁膜上
の低融点金属を流動させて前記開孔の前記上側に埋込む
リフロー処理を行ない、かつ該リフローの際に、前記バ
リヤメタルが前記低融点金属の半導体基板への侵入を防
止することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21732686A JPS6373644A (ja) | 1986-09-17 | 1986-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21732686A JPS6373644A (ja) | 1986-09-17 | 1986-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373644A true JPS6373644A (ja) | 1988-04-04 |
Family
ID=16702423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21732686A Pending JPS6373644A (ja) | 1986-09-17 | 1986-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373644A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417357A (ja) * | 1990-05-10 | 1992-01-22 | Nec Corp | 半導体装置とその製造方法 |
| JPH0423319A (ja) * | 1990-05-14 | 1992-01-27 | Nec Corp | 半導体装置とその製造方法 |
| EP0459493A3 (ja) * | 1990-06-01 | 1994-02-23 | Toshiba Kk | |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
-
1986
- 1986-09-17 JP JP21732686A patent/JPS6373644A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417357A (ja) * | 1990-05-10 | 1992-01-22 | Nec Corp | 半導体装置とその製造方法 |
| JPH0423319A (ja) * | 1990-05-14 | 1992-01-27 | Nec Corp | 半導体装置とその製造方法 |
| EP0459493A3 (ja) * | 1990-06-01 | 1994-02-23 | Toshiba Kk | |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
| US5654584A (en) * | 1990-06-01 | 1997-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having tape automated bonding leads |
| EP1020903A1 (en) * | 1990-06-01 | 2000-07-19 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
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