JPS6376413A - 半導体ウエハ及びその製造方法 - Google Patents
半導体ウエハ及びその製造方法Info
- Publication number
- JPS6376413A JPS6376413A JP21928686A JP21928686A JPS6376413A JP S6376413 A JPS6376413 A JP S6376413A JP 21928686 A JP21928686 A JP 21928686A JP 21928686 A JP21928686 A JP 21928686A JP S6376413 A JPS6376413 A JP S6376413A
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- Japan
- Prior art keywords
- semiconductor wafer
- etching
- wafer
- double
- back surface
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- Pending
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- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は最初に述べたように単体半導体、■−Ｖ族及び
ＩＩ−Ｍ族化合物半導体等半導体ウニ／Ｓ全般を特徴と
する特に、近時、半導体レーザ、発光素子、光変調素子
等のデバイス目的にＧａＡｓやＩｎＰ ウェハを基板
としそこにエピタキシャル成長によって結晶成長せしめ
たものが多数実用化されている６ ＧａＡＩＡａ／Ｇａ
Ａ＠、ＧａＡｓＰ／ＧａＡａ、Ｇａ ＩｎＡ１ ／ Ｇ
ａＡｓ ％ＩｎＧａＡｓＰ ／ ＩｎＰ 等がその例
である。
ＩＩ−Ｍ族化合物半導体等半導体ウニ／Ｓ全般を特徴と
する特に、近時、半導体レーザ、発光素子、光変調素子
等のデバイス目的にＧａＡｓやＩｎＰ ウェハを基板
としそこにエピタキシャル成長によって結晶成長せしめ
たものが多数実用化されている６ ＧａＡＩＡａ／Ｇａ
Ａ＠、ＧａＡｓＰ／ＧａＡａ、Ｇａ ＩｎＡ１ ／ Ｇ
ａＡｓ ％ＩｎＧａＡｓＰ ／ ＩｎＰ 等がその例
である。
こうした半導体ウェハとして、加工精度が高く且つ表裏
の識別が容易なものを得ることが本発明の目的である。
の識別が容易なものを得ることが本発明の目的である。
本発明に従えば、半導体ウェハは、従来から実施されて
きた単結晶インゴット製造工程、スライス工程、エツチ
ング工程、ラッピング工程及びエツチング工程を経由し
た後、−次画面研磨によシ表裏両面を鏡面加工し、平行
度及び平坦度を共に５μｍ以下、好ましくは１〜３μｍ
とし、続いて表裏識別を目的とするエツチングを行い、
次いで表面を最終仕上げする二次片面研磨が行われ、そ
して洗浄・乾燥が実施される。矩形ウェハの製造の為に
は、この後矩形へき開工程が行われる。これら工程を７
０−として示すと次の通シとなる：ラッピング工程 ↓ エツチング工程（ラッピングによる加工変質層の除去）
↓ エツチング工程（表裏識別パターンの形成）↓ ウェハの加工精度即ち平行度、平坦度等は一次研磨工程
によシはとんど決定される。ここで両面研磨を行うこと
により、ウェハはワックス等による貼着のないフリーな
状態で上下同時に研磨される゛ため、ウェハの加工精成
は片面研磨より格段に向上し、平行度及び平坦度共５μ
ｍ以下、好ましくは１〜３μｍの範囲に鏡面仕上げされ
る。この場合の加工態様としては先に説明した上下回転
定盤を具備する両面研磨機を用いそして例えばＩｎＰや
ＧａＡｍの場合次亜塩素酸系の研膀剤を使用することに
よって目的が達成される。加工条件は従来からの両面研
磨条件がそのまま採用される。
きた単結晶インゴット製造工程、スライス工程、エツチ
ング工程、ラッピング工程及びエツチング工程を経由し
た後、−次画面研磨によシ表裏両面を鏡面加工し、平行
度及び平坦度を共に５μｍ以下、好ましくは１〜３μｍ
とし、続いて表裏識別を目的とするエツチングを行い、
次いで表面を最終仕上げする二次片面研磨が行われ、そ
して洗浄・乾燥が実施される。矩形ウェハの製造の為に
は、この後矩形へき開工程が行われる。これら工程を７
０−として示すと次の通シとなる：ラッピング工程 ↓ エツチング工程（ラッピングによる加工変質層の除去）
↓ エツチング工程（表裏識別パターンの形成）↓ ウェハの加工精度即ち平行度、平坦度等は一次研磨工程
によシはとんど決定される。ここで両面研磨を行うこと
により、ウェハはワックス等による貼着のないフリーな
状態で上下同時に研磨される゛ため、ウェハの加工精成
は片面研磨より格段に向上し、平行度及び平坦度共５μ
ｍ以下、好ましくは１〜３μｍの範囲に鏡面仕上げされ
る。この場合の加工態様としては先に説明した上下回転
定盤を具備する両面研磨機を用いそして例えばＩｎＰや
ＧａＡｍの場合次亜塩素酸系の研膀剤を使用することに
よって目的が達成される。加工条件は従来からの両面研
磨条件がそのまま採用される。
両面研磨したウェハは、表裏の識別或いはそれに加えて
半導体ウェハに関しての情報提供の為のエツチングパタ
ーンを形成するべくエツチングされる０エツチング方法
は、特に限定されないが、（ｉ） 表面をダイシング
テープ等の耐エツチング材料でマスクし、裏面にエツチ
ングによシェッチビットを発現せしめる方法、 （ｉ） 表面をダイシングテープ等の耐エツチング材
料でマスクし、裏面には所定のパターンを形成するよう
耐エツチング材料をマスクした後、エツチングを行う方
法（このパターンに上記のように、ウェハの種類、型式
、プロセス条件等の様々の情報をパターン化しうる）、 （ｍ） 両面共にエッチピットを発生させる方法等が
行いうる。エツチング液は、対象とするウェハの種類や
パターンに依存して適宜選択される。
半導体ウェハに関しての情報提供の為のエツチングパタ
ーンを形成するべくエツチングされる０エツチング方法
は、特に限定されないが、（ｉ） 表面をダイシング
テープ等の耐エツチング材料でマスクし、裏面にエツチ
ングによシェッチビットを発現せしめる方法、 （ｉ） 表面をダイシングテープ等の耐エツチング材
料でマスクし、裏面には所定のパターンを形成するよう
耐エツチング材料をマスクした後、エツチングを行う方
法（このパターンに上記のように、ウェハの種類、型式
、プロセス条件等の様々の情報をパターン化しうる）、 （ｍ） 両面共にエッチピットを発生させる方法等が
行いうる。エツチング液は、対象とするウェハの種類や
パターンに依存して適宜選択される。
例えば、ＩｎＰの場合％ ＨＢ ｒ ＋ Ｈｌ Ｐ ０
４の１；）容積−溶液、ＨＣ１＋Ｈ雪０の１：１容積チ
溶液、Ｂｒ雪＋ Ｃ’Ｈｓ ＯＨのαｓ ： ｔｐ ｑ
、 ｓ容積チ溶液等が使用しうる。マた、ＧａＡａの場
合、ＡＢ液（Ｉ（２０２ｄ＋ＡｇＮＯｓ ８ ＩＩｖ＋
（ｒｏ３ １ ｆ ＋ＨＦ １ ｍ）、Ｂｒｌ ＋
ＣＨｓ ＯＨの［Ｌ ５ ： ９９．５容積チ溶液、
Ｈ２Ｓ０ａ ＋Ｈ＊Ｃｈ ＋Ｈ２０）１０ ： １ ：
１容積チ溶液が用いられる。エツチング時間は、目視
可能なピット、縞模様溝、記号線、記号印等を生じうる
に足れば良いのであシ、使用するエツチング液によって
異なる。
４の１；）容積−溶液、ＨＣ１＋Ｈ雪０の１：１容積チ
溶液、Ｂｒ雪＋ Ｃ’Ｈｓ ＯＨのαｓ ： ｔｐ ｑ
、 ｓ容積チ溶液等が使用しうる。マた、ＧａＡａの場
合、ＡＢ液（Ｉ（２０２ｄ＋ＡｇＮＯｓ ８ ＩＩｖ＋
（ｒｏ３ １ ｆ ＋ＨＦ １ ｍ）、Ｂｒｌ ＋
ＣＨｓ ＯＨの［Ｌ ５ ： ９９．５容積チ溶液、
Ｈ２Ｓ０ａ ＋Ｈ＊Ｃｈ ＋Ｈ２０）１０ ： １ ：
１容積チ溶液が用いられる。エツチング時間は、目視
可能なピット、縞模様溝、記号線、記号印等を生じうる
に足れば良いのであシ、使用するエツチング液によって
異なる。
エツチングしたウェハは更に通常の片面研磨により表面
に最終的に鏡面仕上けする。両面エツチングしたウェハ
は、表面のピットその他の荒れを除去する為表面をマス
クしｆｃ場合より加工量を多くする必要がある。この段
階での片面研■は、既に両面研磨によシ加工精度を出し
た後なので、表面をきわめて良好な鏡面に仕上けること
が出来る。
に最終的に鏡面仕上けする。両面エツチングしたウェハ
は、表面のピットその他の荒れを除去する為表面をマス
クしｆｃ場合より加工量を多くする必要がある。この段
階での片面研■は、既に両面研磨によシ加工精度を出し
た後なので、表面をきわめて良好な鏡面に仕上けること
が出来る。
以上の鏡面研磨工程を終了した半導体ウェハは、従来方
法によシ洗浄・乾燥し、更に矩形ウェハを製造する場合
にはそれを矩形にへき開する。得られたウェハは、加工
精度に優れ且つ表裏の識別エツチングパターンを付与さ
れたものである。
法によシ洗浄・乾燥し、更に矩形ウェハを製造する場合
にはそれを矩形にへき開する。得られたウェハは、加工
精度に優れ且つ表裏の識別エツチングパターンを付与さ
れたものである。
発明の効果
加工精度に優れ且つ表裏の判別が目視にて容易に為しう
るウェハ、特に矩形ウェハが得られる為、エピタキシャ
ル成長等の半導体デバイスの品質が向上ししかも表裏誤
認によるデバイス不良率低下が防止される。プロセス上
の負担もはとんど無い◇実施例 １ 液体封止チョクラルスキー法により引き上げた２”／Ｉ
ｎＰ （１０Ｇ）単結晶をａ、５ＩＩＩＩ厚さのウェ
ハーに切〕出し、エツチング、両面ラッピング、エツチ
ングを従来行なわれている方法で行い、該エツチングウ
ェハーを更に両面研磨機を用い次亜塩素酸系の研磨剤を
用い加工圧１００ ｆ／ｃｄで６・０分間研磨した。そ
の後ＨＢｒ ：ＨｍＰＯ４１： ｌＭｏ１チ溶液を用い
て室温で２０秒間表裏エツチングした。本エツチングに
よシウエハー両面には目視にて容易に識別できるビット
が発生していた。
るウェハ、特に矩形ウェハが得られる為、エピタキシャ
ル成長等の半導体デバイスの品質が向上ししかも表裏誤
認によるデバイス不良率低下が防止される。プロセス上
の負担もはとんど無い◇実施例 １ 液体封止チョクラルスキー法により引き上げた２”／Ｉ
ｎＰ （１０Ｇ）単結晶をａ、５ＩＩＩＩ厚さのウェ
ハーに切〕出し、エツチング、両面ラッピング、エツチ
ングを従来行なわれている方法で行い、該エツチングウ
ェハーを更に両面研磨機を用い次亜塩素酸系の研磨剤を
用い加工圧１００ ｆ／ｃｄで６・０分間研磨した。そ
の後ＨＢｒ ：ＨｍＰＯ４１： ｌＭｏ１チ溶液を用い
て室温で２０秒間表裏エツチングした。本エツチングに
よシウエハー両面には目視にて容易に識別できるビット
が発生していた。
その後該エツチングウェハーを片面研磨機を用い臭素系
の研磨剤を用い加工圧８０ ｔｌｏｌで２０分間研磨し
表面のみ５μｍ研浩した。その結果表面のビットは消失
し平行度、平坦度ともに１〜３μｍであった。その後肢
研磨ウェハーを２０ ａｒｍ Ｘ ２０口にへき関し、
両面鏡面研溌矩形ウェハーを作製した０本ウェハーの裏
面鏡面には目視可能なビットが発生しているため容易に
表裏の判別が可能であり、加工精度もきわめて良好であ
る。
の研磨剤を用い加工圧８０ ｔｌｏｌで２０分間研磨し
表面のみ５μｍ研浩した。その結果表面のビットは消失
し平行度、平坦度ともに１〜３μｍであった。その後肢
研磨ウェハーを２０ ａｒｍ Ｘ ２０口にへき関し、
両面鏡面研溌矩形ウェハーを作製した０本ウェハーの裏
面鏡面には目視可能なビットが発生しているため容易に
表裏の判別が可能であり、加工精度もきわめて良好であ
る。
実施例 ２
液体封止チョクラルスキー法によシ引き上げた２“／Ｇ
＆Ａｓ（１００）単結晶をα５ｍ＋厚さのウェハに切シ
出し、両面ラッピング、エツチングを従来行なわれてい
る方法で行ない、該ウェハを更に両面研磨機を用い次亜
塩素酸系の研磨剤を用い加工圧１００ ｆ／ｃｙｒＰで
６０分間研磨した。その後表面全面をダイシングテープ
によシマスフし、裏面には所定のパターンを速乾性の油
性インクでマスクしたのちＨｓＳＯ４＋Ｈ＊（ｈ＋Ｈｚ
ｏ １０ ： １ ： Ｉ Ｖｏｌチ溶液を用いて室
温で２０秒間エツチングした。
＆Ａｓ（１００）単結晶をα５ｍ＋厚さのウェハに切シ
出し、両面ラッピング、エツチングを従来行なわれてい
る方法で行ない、該ウェハを更に両面研磨機を用い次亜
塩素酸系の研磨剤を用い加工圧１００ ｆ／ｃｙｒＰで
６０分間研磨した。その後表面全面をダイシングテープ
によシマスフし、裏面には所定のパターンを速乾性の油
性インクでマスクしたのちＨｓＳＯ４＋Ｈ＊（ｈ＋Ｈｚ
ｏ １０ ： １ ： Ｉ Ｖｏｌチ溶液を用いて室
温で２０秒間エツチングした。
その後ダイシングテープをはく離し、アセトン、メタノ
ールによシ裏面のマスクを洗浄した。本工ツチングによ
り裏面には目視にて容易に識別できるエツチング加工溝
が作製されていた。その後肢ウェハを片面研磨機を用い
次亜塩素酸系の研磨剤を用い加工圧８０ ｆ／ｃｍ’で
２０分間研磨し表面のみ５ｐｍ研磨した。その結果ウェ
ハの平行度、平坦度はともに１〜３μｍであった。その
後肢ウェハを２０ ｗａ Ｘ ２０ ｍにへき開し、両
面研磨矩形ウェハを作製した。本ウェハの裏面鏡面には
目視可能なエツチング加工溝が発生しているため容易に
表裏の判・定が出来るようになった。
ールによシ裏面のマスクを洗浄した。本工ツチングによ
り裏面には目視にて容易に識別できるエツチング加工溝
が作製されていた。その後肢ウェハを片面研磨機を用い
次亜塩素酸系の研磨剤を用い加工圧８０ ｆ／ｃｍ’で
２０分間研磨し表面のみ５ｐｍ研磨した。その結果ウェ
ハの平行度、平坦度はともに１〜３μｍであった。その
後肢ウェハを２０ ｗａ Ｘ ２０ ｍにへき開し、両
面研磨矩形ウェハを作製した。本ウェハの裏面鏡面には
目視可能なエツチング加工溝が発生しているため容易に
表裏の判・定が出来るようになった。
比較例
実施例１及び２と同様のＩｎＰ及びＧａＡｓウェハを一
次片面研磨及び二次片面研磨によシ鏡面仕上けしたが、
平行度及び平坦度とも約１０μｍを切ることは出来なか
った。
次片面研磨及び二次片面研磨によシ鏡面仕上けしたが、
平行度及び平坦度とも約１０μｍを切ることは出来なか
った。
補正の対象
手続補正書
昭和６２年 ７月１３０
特許庁長官 小 川 邦 夫 殿
事件の表示 昭和６１年特 願第２１９２８６号発明の
名称 半導体ウェハ及びその製造方法補正をする者 事件との関係 特許出願人名称
日本鉱業株式会社
名称 半導体ウェハ及びその製造方法補正をする者 事件との関係 特許出願人名称
日本鉱業株式会社
Claims (1)
- 【特許請求の範囲】 １）裏面にエッチングによる裏面識別エッチングパター
ンを具備する両面鏡面研磨半導体ウェハ。 ２）裏面識別エッチングパターンが情報パターン表示で
ある特許請求の範囲第１項記載の半導体ウェハ。 ３）半導体が単体半導体、III−Ｖ族化合物半導体又は
II−VI族化合物半導体である特許請求の範囲第１項又は
第２項記載の半導体ウェハ。 ４）両面鏡面の平行度及び平坦度がともに５μｍ以下で
ある特許請求の範囲第１項〜第３項いずれかの項記載の
半導体ウェハ。 ５）その形状が矩形である特許請求の範囲第１項〜第４
項いずれかの項記載の半導体ウェハ。 ６）半導体ウェハの製造工程において、一次両面研磨後
、エッチングにより裏面識別用エッチングパターンを付
与し、その後二次片面研磨を行なうことを特徴とする半
導体ウェハの製造方法。 ７）半導体ウェハの両面をエツチングする特許請求の範
囲第６項記載の製造方法。 ８）半導体ウェハの表面全体を耐エッチング材料でマス
キングし、裏面のみをエッチングする特許請求の範囲第
６項記載の製造方法。 ９）半導体ウェハの表面全体を耐エッチング材料でマス
キングし、裏面にはパターンを形成するように耐エッチ
ング材料でマスクしてエッチングする特許請求の範囲第
６項記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21928686A JPS6376413A (ja) | 1986-09-19 | 1986-09-19 | 半導体ウエハ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21928686A JPS6376413A (ja) | 1986-09-19 | 1986-09-19 | 半導体ウエハ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376413A true JPS6376413A (ja) | 1988-04-06 |
Family
ID=16733123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21928686A Pending JPS6376413A (ja) | 1986-09-19 | 1986-09-19 | 半導体ウエハ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376413A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582221B2 (en) * | 2000-10-26 | 2009-09-01 | Shin-Etsu Handotai Co., Ltd. | Wafer manufacturing method, polishing apparatus, and wafer |
| US8480944B2 (en) | 2010-12-09 | 2013-07-09 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| US8709657B2 (en) | 2010-12-09 | 2014-04-29 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| JPWO2016129172A1 (ja) * | 2015-02-09 | 2017-04-27 | 住友電気工業株式会社 | インジウムリン基板、インジウムリン基板の検査方法、およびインジウムリン基板の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6322728B2 (ja) * | 1982-10-07 | 1988-05-13 | Murata Manufacturing Co |
-
1986
- 1986-09-19 JP JP21928686A patent/JPS6376413A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6322728B2 (ja) * | 1982-10-07 | 1988-05-13 | Murata Manufacturing Co |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7582221B2 (en) * | 2000-10-26 | 2009-09-01 | Shin-Etsu Handotai Co., Ltd. | Wafer manufacturing method, polishing apparatus, and wafer |
| US8480944B2 (en) | 2010-12-09 | 2013-07-09 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| US8709657B2 (en) | 2010-12-09 | 2014-04-29 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| JPWO2016129172A1 (ja) * | 2015-02-09 | 2017-04-27 | 住友電気工業株式会社 | インジウムリン基板、インジウムリン基板の検査方法、およびインジウムリン基板の製造方法 |
| US20170363406A1 (en) | 2015-02-09 | 2017-12-21 | Sumitomo Electric Industries, Ltd. | Indium phosphide substrate, method of inspecting indium phosphide substrate, and method of producing indium phosphide substrate |
| US10473445B2 (en) | 2015-02-09 | 2019-11-12 | Sumitomo Electric Industries, Ltd. | Indium phosphide substrate, method of inspecting indium phosphide substrate, and method of producing indium phosphide substrate |
| US10663277B2 (en) | 2015-02-09 | 2020-05-26 | Sumitomo Electric Industries, Ltd. | Indium phosphide substrate, method of inspecting indium phosphide substrate, and method of producing indium phosphide substrate |
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