JPS6378077A - メモリエ−ジング回路 - Google Patents
メモリエ−ジング回路Info
- Publication number
- JPS6378077A JPS6378077A JP61221844A JP22184486A JPS6378077A JP S6378077 A JPS6378077 A JP S6378077A JP 61221844 A JP61221844 A JP 61221844A JP 22184486 A JP22184486 A JP 22184486A JP S6378077 A JPS6378077 A JP S6378077A
- Authority
- JP
- Japan
- Prior art keywords
- aging
- memory
- signal
- package
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパッケージ単体レベルでのエージングに係り、
エージング槽の統一が実現でき、特にダイナミックメモ
リーのエージングに好適なエージング回路に関するもの
である。
エージング槽の統一が実現でき、特にダイナミックメモ
リーのエージングに好適なエージング回路に関するもの
である。
従来のエージング方法は、素子単体でエージング後パッ
ケージに組込む方法と、パッケージ上でメモリ部のみ物
理的に切離しかつ、エージング装置に外付論理を追加し
外部より制御しエージングを行なう方式がある。前方式
は工数の増加となり、後方式は、物理的制約及びエージ
ング装置の増加をまねき、端末の小形化実装に生産設備
が追従できない問題があった。公知例としては、特開昭
５９−１７８６９６号、同昭５９−４７８６９７号及び
、特開昭５９−２２７０９５号がある。
ケージに組込む方法と、パッケージ上でメモリ部のみ物
理的に切離しかつ、エージング装置に外付論理を追加し
外部より制御しエージングを行なう方式がある。前方式
は工数の増加となり、後方式は、物理的制約及びエージ
ング装置の増加をまねき、端末の小形化実装に生産設備
が追従できない問題があった。公知例としては、特開昭
５９−１７８６９６号、同昭５９−４７８６９７号及び
、特開昭５９−２２７０９５号がある。
〔発明が解決しようとする問題点Ｊ
上記従来技術は、パッケージ内でメモリ部を論理的に切
り離す構造とし、ダイナミックメモリ専用エージング槽
に合ったＰＫ形態にすることで対応する。この場合は、
メモリ制御部とメモリ間を装置実装時に接続する方式と
なり、入力ビンの増加をまねくとともに、他装置での流
用時は入力ビンの配列にも制限が付くφとなる。
り離す構造とし、ダイナミックメモリ専用エージング槽
に合ったＰＫ形態にすることで対応する。この場合は、
メモリ制御部とメモリ間を装置実装時に接続する方式と
なり、入力ビンの増加をまねくとともに、他装置での流
用時は入力ビンの配列にも制限が付くφとなる。
また接続機構が無くならない事から、プラッタおよびそ
の代りの接続ケーブル等が必要となり、小形化、低価格
化が図れない。
の代りの接続ケーブル等が必要となり、小形化、低価格
化が図れない。
その他、メモリのエージングを行なわない方向で実施で
きるが、より安定した製品を送り出す面からは必須であ
る。
きるが、より安定した製品を送り出す面からは必須であ
る。
本発明の目的は、以上の問題を解決することにある。
上記目的は、パッケージ内に、クロック発生回路を用意
し、エージング実行時は、クロック発生回路より擬似メ
モリアクセス信号を作り出すことでメモリ活性化信号の
ＲＡＳ、ＣＡＳ 信号を発生させることにより達成され
る。
し、エージング実行時は、クロック発生回路より擬似メ
モリアクセス信号を作り出すことでメモリ活性化信号の
ＲＡＳ、ＣＡＳ 信号を発生させることにより達成され
る。
動作の切替えは、入力ピンにエージングピンを割当て、
ノーマルオーブン（パッケージ単体での電源供給状態）
で出ｇｈ レベル信号とし、装置実装状態にてはＬｏ
ｗレベル信号とすることで論理的ツ クロック発生回路は、電源給電のみで動作し、メモリ制
御部にてメモリアクセス制御を行なう為・同−論理を使
用して動作させる事ができろ。エージングピンで、クロ
ック信号を、メモリ制御用のクロック信号と、疑似メモ
リアクセス信号に論理的に変換させ、システム動作をさ
せない事で非同期的な動作をさせることが可能である為
、簡単なエージング回路のみで動作させることができる
。
ノーマルオーブン（パッケージ単体での電源供給状態）
で出ｇｈ レベル信号とし、装置実装状態にてはＬｏ
ｗレベル信号とすることで論理的ツ クロック発生回路は、電源給電のみで動作し、メモリ制
御部にてメモリアクセス制御を行なう為・同−論理を使
用して動作させる事ができろ。エージングピンで、クロ
ック信号を、メモリ制御用のクロック信号と、疑似メモ
リアクセス信号に論理的に変換させ、システム動作をさ
せない事で非同期的な動作をさせることが可能である為
、簡単なエージング回路のみで動作させることができる
。
以下、本発明の一実施例を図面により詳細に説明する。
第１図は本発明を実施したパッケージのブロック図を示
したものである。
したものである。
ダイナばツタＲＡＭ２ （Ｄ−ＲＡＭと略す）をメモリ
コントロール制御部ＭＭＣ１で制御しアクセスする溝底
とする。Ｄ−ＲＡＭの為、制御信号として、ＲＡＳ−Ｎ
／ＣＡＳ−Ｎがあり、アドレスを時分割に与えるコント
ロール信号である。
コントロール制御部ＭＭＣ１で制御しアクセスする溝底
とする。Ｄ−ＲＡＭの為、制御信号として、ＲＡＳ−Ｎ
／ＣＡＳ−Ｎがあり、アドレスを時分割に与えるコント
ロール信号である。
まずパッケージの装置での動作内容を説明する。
図示していないμ−ＣＰＵがメモリ、アクセスした場合
、ＣＡＤＲ−Ｎ信号でメモリアドレスを指定し、ＲＷ−
Ｎ信号で、メモリリードあるいはライト動作を指示する
、またそれと同時に、メモリへ元の動作要求として、Ｍ
凡ＥＱ−Ｎも同時オンとし、これらの信号をもとにＭＭ
Ｃｌがメモリアクセス動作を実施する。クロック信号Ｍ
ＣＬＫ−Ｐは常時供給されている。また５ＮＤ−Ｎ信号
は常時ＬＯＷレベルを与え動作させる。
、ＣＡＤＲ−Ｎ信号でメモリアドレスを指定し、ＲＷ−
Ｎ信号で、メモリリードあるいはライト動作を指示する
、またそれと同時に、メモリへ元の動作要求として、Ｍ
凡ＥＱ−Ｎも同時オンとし、これらの信号をもとにＭＭ
Ｃｌがメモリアクセス動作を実施する。クロック信号Ｍ
ＣＬＫ−Ｐは常時供給されている。また５ＮＤ−Ｎ信号
は常時ＬＯＷレベルを与え動作させる。
次に本パッケージをエージングする場合のメモリ動作に
ついて説明する。
ついて説明する。
パッケージエージング用信号として、５ＮＤ−Ｎの制御
信号を設け、装置上での使用はロウレベルを与え動作さ
せるが、エージング動作時は、外部より信号を与えるこ
とを行なわない事で、ノ・イレペルが固定供給する様、
プルアップした回路としておく。
信号を設け、装置上での使用はロウレベルを与え動作さ
せるが、エージング動作時は、外部より信号を与えるこ
とを行なわない事で、ノ・イレペルが固定供給する様、
プルアップした回路としておく。
パッケージに＋５ｖの電源が給電されると、５ＮＤ−Ｎ
信号がハイレベル信号となり、Ｍ Ｍ ｃへのクロック
およびメモリ要求信号がオンとなり、擬似要求形態とな
る。ＭＭＣはエージングその他の動作環境に関係なく、
メモリアクセス動作を実行することとなる。
信号がハイレベル信号となり、Ｍ Ｍ ｃへのクロック
およびメモリ要求信号がオンとなり、擬似要求形態とな
る。ＭＭＣはエージングその他の動作環境に関係なく、
メモリアクセス動作を実行することとなる。
クロックの供給は、装置での基本クロック発生回路部分
を同一パッケージに取込むことで実現できろ。ＡＮＤ回
路４．５およびＯＲ回路３でメモリ要求信号を切替え、
ＡＮＤ回路６．７およびＯＲ回路８でクロック信号を切
替え、その他の信号は共通信号として使用する。
を同一パッケージに取込むことで実現できろ。ＡＮＤ回
路４．５およびＯＲ回路３でメモリ要求信号を切替え、
ＡＮＤ回路６．７およびＯＲ回路８でクロック信号を切
替え、その他の信号は共通信号として使用する。
第２図は、パッケージエージング時のｍ成を示したもの
である。エージング槽１３、エージングパッケージ１２
と、それに電源供給を行なう外部電源１０よりなる。
である。エージング槽１３、エージングパッケージ１２
と、それに電源供給を行なう外部電源１０よりなる。
エージング槽には複数枚のパッケージが挿入でき、電圧
マージン、温度マージン試験が行なえる機能があること
とする。
マージン、温度マージン試験が行なえる機能があること
とする。
エージング時のパッケージ動作機能としては、電源給電
のみで搭載Ｄ−ＲＡＭを動作させる必要があり、パッケ
ージ内のＸ−ＴＡＬ （電源給電のみでタロツク信号を
発生させるもの〕より擬似的にＤ−ＲＡＭをアクセスす
る論理を動作させることができればよい、この方法とし
て、パッケージ外部より各種の制御信号なしで動作させ
る時と、外部制御信号より動作させる場合の切分けを、
第１スの制御信号５ＮＤ−Ｎで行な５゜擬似的動作が行
なえる根な論理回路は、第１Ｍに示すゲートで４成した
＃Ｉ理と、ＬＳＩ内部にアドレス発生回路を組み込む。
のみで搭載Ｄ−ＲＡＭを動作させる必要があり、パッケ
ージ内のＸ−ＴＡＬ （電源給電のみでタロツク信号を
発生させるもの〕より擬似的にＤ−ＲＡＭをアクセスす
る論理を動作させることができればよい、この方法とし
て、パッケージ外部より各種の制御信号なしで動作させ
る時と、外部制御信号より動作させる場合の切分けを、
第１スの制御信号５ＮＤ−Ｎで行な５゜擬似的動作が行
なえる根な論理回路は、第１Ｍに示すゲートで４成した
＃Ｉ理と、ＬＳＩ内部にアドレス発生回路を組み込む。
装置として構成した時の動作は、外部制御信号より動作
し、筑１南の、ＣＡＤＲ−Ｎ信号よりアドレスを入力し
、ＲＷ−Ｎ信号でＤ −Ｒ，Ａ Ｍのリード、ライト動
作を指示し、ＭＲＥＱ−Ｎ信号で、メモリアクセス要求
のあることを示し、Ｍ ＣＬ Ｋ −Ｐ信号で、タイミ
ング制御を行なう。
し、筑１南の、ＣＡＤＲ−Ｎ信号よりアドレスを入力し
、ＲＷ−Ｎ信号でＤ −Ｒ，Ａ Ｍのリード、ライト動
作を指示し、ＭＲＥＱ−Ｎ信号で、メモリアクセス要求
のあることを示し、Ｍ ＣＬ Ｋ −Ｐ信号で、タイミ
ング制御を行なう。
この動作は、前記したエージング時の動作を外部のコン
トローラー、例えばμｍＣＰＵ等によって動作させるこ
とである。
トローラー、例えばμｍＣＰＵ等によって動作させるこ
とである。
第３図は、舅１図に示す回路の、外部制御信号でＤ−Ｒ
ＡＭをアクセスするタイムチャートを示したものである
。この場合、５ＮＤ−Ｎ信号はロウレベルとなっており
、ＭへＩＣへのクロック信号は、ＡＮＤゲート７により
Ｘ−ＴＡＬ出力クロツク信号はＭＭＣへの供給を停ｔｈ
させ、かつＡＮＤゲート４およびＡＮＤゲート５により
、メモリアクセス信号は、ＭＲＥＱ−ＮがそのままＬＳ
Ｉへ供給される。この回路により、ＬＳＩＭＭＣは外部
制御信号にてメモリアクセスが可能となる。また５ＮＤ
−Ｈの制御信号なＭΔ（Ｃに入力することで、内部のア
ドレス発生回路は、外部信号であるＣＡＤＲ−Ｎのアド
レス信号にてアクセスすることが可能となる。
ＡＭをアクセスするタイムチャートを示したものである
。この場合、５ＮＤ−Ｎ信号はロウレベルとなっており
、ＭへＩＣへのクロック信号は、ＡＮＤゲート７により
Ｘ−ＴＡＬ出力クロツク信号はＭＭＣへの供給を停ｔｈ
させ、かつＡＮＤゲート４およびＡＮＤゲート５により
、メモリアクセス信号は、ＭＲＥＱ−ＮがそのままＬＳ
Ｉへ供給される。この回路により、ＬＳＩＭＭＣは外部
制御信号にてメモリアクセスが可能となる。また５ＮＤ
−Ｈの制御信号なＭΔ（Ｃに入力することで、内部のア
ドレス発生回路は、外部信号であるＣＡＤＲ−Ｎのアド
レス信号にてアクセスすることが可能となる。
逆にエージングモードの動作（ＳＮＤ−Ｎがハイレベル
での動作）は、Ｍ ＲＥ Ｑ −Ｎ 、 Ｍ ＣＬ Ｋ
−Ｐの供給を停止させ、代りに、アクセス信号は５Ｎ
Ｄ−Ｎ信号がそのまま入力されることとなり、動作的に
は、メモリアクセスが連続して行なわれている装状とし
てＭ Ｍ Ｃを動作させる。
での動作）は、Ｍ ＲＥ Ｑ −Ｎ 、 Ｍ ＣＬ Ｋ
−Ｐの供給を停止させ、代りに、アクセス信号は５Ｎ
Ｄ−Ｎ信号がそのまま入力されることとなり、動作的に
は、メモリアクセスが連続して行なわれている装状とし
てＭ Ｍ Ｃを動作させる。
動作タイミングは、外部制砥クロックの代りに。
Ｘ−ＴＡＬ出力のクロックタイミングを供給し、動作を
可能とする。すなわち、第３図に示すタイムチャートで
、ＭＲＥＱ−Ｎがオン状態のままとなり、アドレスはＭ
ＭＣ内部で自動発生させＲ，Ｗ−Ｎ信号は、固定（リ
ードまたはライト動作固定）とするかくり返し行な５か
は、８ＮＤ−Ｎ信号の状態がＭＭＣに供給されているこ
とで内部的に作り畠すことが可能である。
可能とする。すなわち、第３図に示すタイムチャートで
、ＭＲＥＱ−Ｎがオン状態のままとなり、アドレスはＭ
ＭＣ内部で自動発生させＲ，Ｗ−Ｎ信号は、固定（リ
ードまたはライト動作固定）とするかくり返し行な５か
は、８ＮＤ−Ｎ信号の状態がＭＭＣに供給されているこ
とで内部的に作り畠すことが可能である。
本発明によれば、パッケージ単体で電源給電のみ行なう
ことで、ダイナミックＲＡＭの効率よりエージングがで
き、外部信号を必要としないことでエージング槽の共通
化が図れ製造ライン上での設備の簡略化ができる。
ことで、ダイナミックＲＡＭの効率よりエージングがで
き、外部信号を必要としないことでエージング槽の共通
化が図れ製造ライン上での設備の簡略化ができる。
第１肉は本発明の一実施例を示したパッケージでのメモ
リ制御部のブロック因、第２図はパンケージエージング
時のｆ１１成を説明するための図、第３図は第１図にお
いて外部制御信号でのり−ＲＡＭアクセスを示すタイム
チャートである。 １・・・メモリ制御部ＭＭＣ，２・・・ダイナミックＲ
ＬＡＭヤ３ ・・・ ＯＲ１ゲ − ト 、 ８
・・・ ＯＲゲ − ト 。
リ制御部のブロック因、第２図はパンケージエージング
時のｆ１１成を説明するための図、第３図は第１図にお
いて外部制御信号でのり−ＲＡＭアクセスを示すタイム
チャートである。 １・・・メモリ制御部ＭＭＣ，２・・・ダイナミックＲ
ＬＡＭヤ３ ・・・ ＯＲ１ゲ − ト 、 ８
・・・ ＯＲゲ − ト 。
Claims (1)
- １、メモリーとその制御回路及び、その他の機能回路を
合せ持つた１枚のパッケージにおいて、クロック発生回
路と、エージングピン、エージング制御回路を組込むこ
とで、外部より特別な制御信号を与えメモリーのエージ
ング動作をさせることなく、電源給電のみでエージング
が可能となることを特徴とするメモリエージング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221844A JPS6378077A (ja) | 1986-09-22 | 1986-09-22 | メモリエ−ジング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221844A JPS6378077A (ja) | 1986-09-22 | 1986-09-22 | メモリエ−ジング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378077A true JPS6378077A (ja) | 1988-04-08 |
Family
ID=16773075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221844A Pending JPS6378077A (ja) | 1986-09-22 | 1986-09-22 | メモリエ−ジング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378077A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417349A (ja) * | 1990-05-11 | 1992-01-22 | Toshiba Corp | ダイナミック記憶装置およびそのバーンイン方法 |
-
1986
- 1986-09-22 JP JP61221844A patent/JPS6378077A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417349A (ja) * | 1990-05-11 | 1992-01-22 | Toshiba Corp | ダイナミック記憶装置およびそのバーンイン方法 |
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