JPS6379295A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路（関するもので、例えば、
半導体記憶装置のようにデコーダ回路を具備するものに
利用して有効な技術に関するものである。

〔背景技術〕

ＲＡＭ（ランダム・アクセス・メモリ）やＲＯＭ（リー
ド・オンリーφメモリ）のような半導体記憶装置におい
ては、メモリセルを選択するための選択信号を形成する
アドレスデコーダが設けられる。このアドレスデコーダ
は、例えばｎビットのアドレス信号を受け、かかるアド
レス信号の２ｎｆｆｉの組み合せに応じて１つの選択信
号を形成する。このようなアドレスデコーダは、例えば
それぞれノア（ＮＯＲ）ゲート回路やナンド（ＮＡＮＤ
）ゲート回路により構成された複数のｕｎｉｔｄｅｃｏ
ｄｅｒから構成することができる。ここで、かかるゲー
ト回路が駆動ＭＯ８ＦＥＴと負荷手段あるいはプリチャ
ージＭＯＳ　Ｆ　ＥＴにより構成される場合、各ゲート
回路は、ｎ＋１個のＭＯＳＦＥＴが必要になる。また、
各ゲート回路が、Ｐチャンネ／Ｌ’ＭＯ８ＦＥＴとＮチ
ャンネルＭＯ８ＦＥＴからなる０Ｍ０８回路により構成
される場合には各ゲート回路当り２ｎ個ものＭＯＳＦＥ
Ｔが必要になる。このように論理ゲート回路を用いた場
合には、その素子数が多く必要にされる。これに応じて
半導体記憶装置の高密度大記憶容曾化を図る上で大きな
障害になってきている。

そこで、スイッチトリー（ｔｒｅｅ　）デコード構造を
利用することによって素子数の削減を図ることが考えら
れる。しかしながら、このスイッチトリーデコード構造
にあっては、トリーの分岐が広がるにつれてＭＯＳＦＥ
Ｔの数が２倍づつ増大し、ｔ　ｒｅｅの基点側の近く配
置されるＭＯＳＦＥＴの数が少ないのに対しｔｒｅｅの
終端側に設けられるＭＯＳＦＥＴの数が極端に多くされ
る。これに応じて上記終端側のＭＯＳＦＥＴのための入
力信号線には、多数のＭＯＳＦＥＴのゲートが共通接続
されることになる。その結果として、その入力信号線に
は、大きな容量値の入力ゲート容量や寄生容量が結合さ
れてしまう。このような不所望な容量によって、終端側
のＭＯＳＦＥＴの入力信号の変化が遅くされてしまう。

すなわち、そのスイッチング動作が遅くなるため高速動
作化が図れない。

なお、ダイナミック型ＲＡＭのアドレスデコーダに関し
ては、例えば特開昭５３−４１９４６号公報参照。

〔発明の目的〕

この発明の目的は、回路の簡素化と高速動作化を実現し
たデコーダ回路を含む半導体集積回路装置を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

丁なわち、第１スイッチ）　ＩＪ一部分及び第２スイッ
チトリー部分は、それぞれ、比較的少ない数の第１スイ
ッチ素子によって構成された第１ブランチ部分と、比較
的多い数の第２スイッチ素子によって構成された第２ブ
ランチ部分とを持ち、それぞれＷｃ１及びｓｇ２信号に
よりてスイッチ制御される。第１スイッチトリー部分の
第１ブランチ部分と、第２スイッチトリー部分の第２ブ
ランチ部分は、第１信号によってスイッチ制御され、第
１スイッチトリー部分の第２ブランチ部分と第２スイッ
チトリー部分の第１ブランチ部分は、第２信号によって
スイッチ制御される。この構成に従うと、各スイッチ制
御信号が供給される信号線に結合されるスイッチ素子の
数が、平均化される。

〔実施例１〕 第１図には、この発明の第１実施例のアドレスデコーダ
回路図が示されている。同図の各回路素子は、公知の０
ＭＯ８（相補型ＭＯ８）集積回路の製造技術によりて、
１個の単結晶シリコンのような半導体基板上において形
成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ８
ＦＥＴは、かかる半導体基板表面に形成されたＰ型ソー
ス領域、Ｐ型ドレイン領域及びかかるソース領域とドレ
イン領域との間の半導体基板表面に薄い厚さのゲート絶
縁膜を介して形成されたポリシリコンからなるようなゲ
ート電極から構成される。ＮチャンネルＭＯ８ＦＥＴは
、上記半導体基板表面に形成されたＰ型ウェル領域く形
成される。上記各ＭＯ８ＦＥＴは、上記のようなポリシ
リコンからなるゲート電極を一種の不純物導入マスクと
するいわゆるセルファライン技術忙よって製造される。

この構造の場合、半導体基板は、その上に形成された複
数のＰチャンネルＭＯ８ＦＥＴの共通の基板ゲートを構
成する。Ｐ型ウェル領域は、その上く形成されたＮチャ
ンネルＭＯ８ＦＥＴの基体ゲートを構成する。Ｐチャン
ネルＭＯ８ＦＥＴの基板ゲートすなわちＮ型基板は、回
路の電源電圧レベルに維持され、ＮチャンネルＭＯ８Ｆ
ＥＴの基体ゲートすなわちＰ型ウェル領域は回路の接地
電位に結合される。

同図のアドレスデコーダは、それぞれアドレス信号ＡＱ
、ないしＡ３に応じてハイレベルのアドレス信号ａＯな
いしａ３．及びロウレベルのアドレス信号ａＯないしａ
３を形成する図示しないアドレスバッファとともに、上
記半導体基板上に形成される。なお、アドレス信号ａＯ
とａＯのように相補レベルにされるアドレス信号を、相
補アドレス信号と称する。

同図のアドレスデコーダは、４ビツトの相補アドレス信
号ａｏ　＊　ａＯｘａ３　、ａ３によって１６個のデコ
ード出力Ｘ０−Ｘ１５を形成する。特に制限されないが
、相補アドレス信号ａ３、及びａ３は、最上位アドレス
信号とみなされ、ａＯ及びａＯは、最下位アドレス信号
とみなされる。

反転もしくは最上位ビットのアドレス信号ａ３は、その
ソースが回路の接地電位点に結合されたＭＯ８ＦＥＴＱ
２４のゲートに供給される。この％１０ＳＦＥＴＱ２４
を基点として、そのドレインには第１の分岐を構成する
２つのＭＯ３ＦＥＴＱ２２、Ｑ２３が設けられる。これ
らの２つのＭＯ８ＦＥＴＱ２２．Ｑ２３のゲートには、
反転アドレス信号ａ２と非反転もしくは正レベルのアド
レス信号ａ２がそれぞれ供給される。

上記２つのＭＯ８ＦＥＴＱ２２．Ｑ２３のドレインには
、第２の分岐を構成する２つのＭＯ８ＦＥＴＱＩ　８　
、Ｑｌ　９及びＱ２０．Ｑ２１がそれぞれ設けられる。

これら２個づつのＭＯ８ＦＥＴＱ１８、Ｑｌ９及びＱ２
０．Ｑ２１のゲートには、反転アドレス信号ａ１と非反
転アドレス信号ａ１がそれぞれ供給される。

上記それぞれ２個づつのＭＯ３ＦＥＴＱＩ　８　。

Ｑｌ９及びＱ２０．Ｑ２１のドレインには、第３の分岐
を構成する２個づつのＭＯ８ＦＥＴＱＩ　ＯとＱｌｌ、
Ｑｌ２とＱｌ　３　、　Ｑｌ　４とＱｌ５及びＱｌ６と
Ｑｌ７がそれぞれ設けられる。これら２個づつのＭＯ８
ＦＥＴＱＩＯとＱｌｌ、Ｑｌ２とＱｌ３．Ｑｌ４とＱｌ
５及びＱｌ６とＱｌ７のゲートには、反転アドレス信号
ａＯと非反転アドレス信号ａＯかそれぞれ供給される。

以上の各ＭＯ５ＦＥＴＱＩ　Ｏ〜Ｑ２４は全てＮチャン
ネルＭＯ３ＦＥＴにより構成される。

上記最終分岐のＭＯ３ＦＥＴＱＩ　０−Ｑｌ　７のドレ
インと電源電圧ｖｃｏとの間には、特に制限されないが
、ＰチャンネルＭＯ３ＦＥＴＱＩ〜Ｑ８により構成され
た負荷手段が設けられる。これらのＭＯ３ＦＥＴＱＩ　
〜Ｑ８は、そのゲートに回路の接地電位が定常的に供給
されることによって、抵抗素子としての動作を行う。以
上のＭＯ８ＦＥＴＱＩ　〜Ｑ２４）！、第１群のＭＯＳ
ＦＥＴを構成する。上記最終分岐のＭＯ３ＦＥＴＱＩＯ
−Ｑｌ　７のドレインから、８通りのデコード出力信号
ＸＯ〜Ｘ７が送出される。これらのデコード出力信号Ｘ
Ｏ〜Ｘ７のうち、４ビツトのアドレス信号の組み合せに
応じて、選択されたものが回路の接地電位のようなロウ
レベルにされ、非選択のものは電源電圧ｖｃｏのような
ハイレベルにされる。すなわち、反転アドレス信号ａＯ
〜ａ３が全てハイレベルなら、これに応じてＭＯ３ＦＥ
ＴＱＩＯ、Ｑｌ８゜Ｑ２２及びＱ２４がオン状態にされ
るので、デコード出力信号ＸＯのみがロウレベルの選択
レベルにされる。残りのデコード出力Ｘ１〜Ｘ７（後述
するＸ８〜Ｘ１５）は、非反転のアドレス信号ａＯ〜ａ
３のロウレベルによって、それと直列形態にされたいず
れかのＭＯＳＦＥＴがオフ状態にされるので全てハイレ
ベル（Ｖｏ。）の非選択レベルにされる。

なお、図示しないが、上記デコード出力信号ＸＯ〜Ｘ７
は、ＣＭＯＳインバータ回路などにより構成された駆動
回路により反転され、同図のデコーダの右側に配置され
る図示しないメモリアレイのワード線、又はカラムスイ
ッチＭＯ８ＦＥＴのゲートに伝えられる。

残りのデコード出力信号Ｘ８〜Ｘ１５は、上記類似のス
イッチ）　ＩＪ−形態からなる第２群のＭＯＳＦＥＴに
よって形成される。ただし、基点のＭＯＳＦＥＴには非
反転のアドレス信号ａ３が供給されること、及び残りの
上記相補アドレス信号ａＬａ　ＯＳ−ａ　２　＋　ａ　
２が供給される分岐点のＭＯＳＦＥＴとが異なっている
。丁なわち、この第２群のスイッチトリーにおける第１
分岐のＭＯＳＦＥＴのゲートには、上記＠１群における
最終分岐点のＭＯＳＦＥＴに供給された相補アドレス信
号ａＯ。

ａＯが供給される。上記第２群のスイッチトリーにおけ
る第２分岐のＭＯＳＦＥＴのゲートには上記第１群にお
ける第２分岐点のＭＯＳＦＥＴに供給された相補アドレ
ス信号ａｌ、ａｌが供給される。そして、＠２群のスイ
ッチトリーにおける最終（第３）分岐のＭＯＳＦＥＴの
ゲートくは、上記第１群における第１分岐点のＭＯＳＦ
ＥＴに供給された相補アドレス信号ａ２＋ａ２が供給さ
れる。言い換えるならば、上記第１と第２群におけるス
イッチトリーのうち、上記基点を除（残りの各分岐のＭ
ＯＳＦＥＴのゲートには、それぞれの相補アドレス信号
がその中間である第２分岐（相補アドレス信号ａｌ　、
　ａｌ　）を中心として対称的に供給される。

上記構成のデコーダにおいて、ＭＯ８ＦＥＴＱ２４、Ｑ
２２．Ｑ２３のようなスイッチトリーの根に近い位置の
ＭＯＳＦＥＴは、最終スイッチブランチを構成する複数
のＭＯ８ＦＥＴＱＩないしＱ８のピッチ内に配置されれ
ば良いので、比較的大きなサイズをもりてそれぞれが構
成されて良い。

しかしながら、大きいサイズのＭＯＳＦＥＴは、大きい
ゲート容量もしくは入力容量を持つ。そのような大きい
容量が存在する場合、アドレス入力線に与えられるアド
レス信号の変化速度が大きく制限されるとともに、かか
る容量の充放電のための過渡電流が比較的大きいレベル
にされてしまう。

上記過渡電流は、図示しないアドレスバッファを介して
回路の電源配線もしくは接地配線に流される。上記過渡
電流が大きい場合、電源配線もしくは接地配線に、比較
的大きいノイズが現われる。

この実施例のアドレスデコーダにおいて、スイッチトリ
ーを構成するＭＯ３ＦＥＴＱＩないしＱ２４のようなＭ
ＯＳＦＥＴのそれぞれは、互いに同じサイズにされる。

言い換えると、ＭＯ８ＦＥＴＱＩ　８ないしＱ２４は、
ＭＯ３ＦＥＴＱＩないしＱ８に比べてそのサイズを大き
くすることができるにかかわらずに、比較的小さいサイ
ズにされる。これに応じて、各アドレス入力線に結合さ
れる容量が小さくされ、各アドレス信号の変化速度が太
き（される。

特に制限されないが、′各アドレス入力線は、スイッチ
トリーを構成するＭＯＳＦＥＴのゲート電極と一体にさ
れたポリシリコン層から構成される。

スイッチトリーを構成するＭＯＳＦＥＴの相互の配線、
例えばＭＯ８ＦＥＴＱ２４のドレインとＭＯ８ＦＥＴＱ
２２及びＱ２３のソースとの間の配線は、それらドレイ
ン、ソースと同時に形成されるいわゆる半導体配線領域
から構成されて良い。

しかしながら、この実施例において、かかる配線は、半
導体基板上に第１層間絶縁膜を介して形成される第１層
目配線としてのアルミニウム層から構成される。これに
よって、ＭＯＳＦＥＴの相互の結合のための配線部分に
おける容量及び配線抵抗が減少される。出力配線ＸＯな
いしＸ１５は、第１層目アルミニウム層から構成するこ
とができる。出力配線Ｘ８ないしＸ１５は、スイッチト
リーを構成するＭＯ８ＦＥＴ形成領域上を横切って、メ
モリアレイ側に延長される。

なお、ポリシリコン層から成るアドレス入力線は、比較
的大きい抵抗を持つ。アドレス入力線の抵抗の減少のた
めに、第２層間絶縁膜と第２アルミニウム配線層が形成
されて良い。すなわち、第２層目アルミニウム配線層は
、第２層間絶縁膜を介して第１層目アルミニウム配線層
と交差されるとともに、適当なコンタクトホー〃を介し
てポリシリコン層に接触される。

この実施例において、上記最下位ビットのアドレス信号
ａＯ，ａＯは、それぞれ５個のＭＯＳＦＥＴのゲートに
供給され、第２位ビットのアドレス信号ａ１．ａｆは、
それぞれ４個のＭＯＳＦＥＴのゲートに供給され、ｗｃ
３位上記のアドレス信号ａ２．ａ２は、上記最下位ビッ
トａＯ、ａｏと同じ（５個のＭＯＳＦＥＴのゲートに供
給される。

これにより、各アドレス信号が供給される信号線に結合
されるＭＯＳＦＥＴの数の平均化が図られることになる
。その結果、各信号線に結合される入力ゲート容量や寄
生容量値も平均化されるので、最大とされる容量値を小
さくできる。ちなみに、上記アドレス信号ａｏ、ａＯを
第２群のスイッチトリーにおいても最終分岐のＭＯＳＦ
ＥＴに供給した場合には、そのＭＯＳＦＥＴの数が８個
のように大きくされてしまう。このようなＭＯＳＦＥＴ
の削減数はスイッチトリーの段数が大きくされるに従り
て極めて大きな差となる。例えば、１０ビツトのアドレ
ス信号によって１０２４本のような多数の選択線の選択
信号を形成する場合には、この発明の適用によりて最大
数のＭＯＳＦＥＴには３８４個もの差が生じる。

〔実施例２〕 第２図には、この発明の第２実施例のアドレスデコーダ
の回路図が示されている。

上記第１図の実施例の場合、基点のＭＯＳＦＥＴと第１
分岐のＭＯＳＦＥＴとの間を結合させる配線は、トリー
が順次床がってるものであるので、その配線長が長くさ
れてしまう。配線は、例えば高密度化等のために、ＭＯ
ＳＦＥＴのソース、ドレインと一体的に構成された拡散
層のような半導体配線層やアルミニウム配線から構成さ
れる。長い配線は、デコーダの動作の高速化を妨げる原
因になる。そこで、この実施例では、例えば、第１群の
スイッチトリーにおいて基点のＭＯＳＦＥＴをＭＯ８Ｆ
ＥＴＱ２４　、Ｑ２４’のように、２つに分けることに
よって、上記配線長を短くするものである。このことは
、第２群のスイッチトリーにおいても同様である。これ
により、基点側における配線長が短くできるから、動作
の高速化を図ることができる。

〔実施例３〕 第３図には、この発明の第３実施例のアドレスデコーダ
の回路図が示されている。

この実施例では、上記第２図の実施例のように基点のＭ
ＯＳＦＥＴを２個設けることによって、第１及び第２群
の各スイッチトリーを２つに分割できること及びスイッ
チトリーを構成する全体の形状が三角形であることが着
目されている。第１群のスイッチトリーにおける半分の
スイッチトリーに隣接させて、第２群のスイッチトリー
における半分のスイッチトリーが配置される。このよう
な構成によって、上記分割により小さくされた三角形が
軸対称的に配置できるため、より高密度にアドレスデコ
ーダを構成するＭＯＳＦＥＴのレイアウトを行うことが
できる。

〔実施例４〕 第４図には、この発明の第４実施例のアドレスデコーダ
の回路図が示されている。

この実施例では、アドレスデコーダ回路が全体として２
つに分割される。丁なわち、図示のスイッチ）　ＩＪ−
に供給される入力信号は、それぞれ２ビツトのアドレス
信号のデコードを行うプレデコーダ回路（図示瘉ず）Ｋ
より形成された４種の入力信号ＡＯ〜Ａ３．ＢＯ〜Ｂ３
及びＣｏ−Ｃ５から構成される。入力信号ＡＯないしＡ
３は、２ビツトのアドレス信号によって形成される。入
力信号ＡＯは、例えば２ビツトのアドレス信号が、′Ｏ
Ｏ”なら″１１″レベルにされ、Ａ３は２ビツトのアド
レス信号が”１１’なら″１°°レベルにされる。入力
信号ＡＩ、Ａ２は、２ビツトのアドレス信号がそれぞれ
”０１”、”１０”ならそれぞれ”１”レベルにされる
。入力信号ＢＯないしＢ３及びＣＯないしＣ３も、同様
に、２ビツトずつのアドレス信号によってそれぞれのレ
ベルが決定される。

また、スイッチ）　ＩＪ−は、上記第３図の実施例と類
似の構成により基点と第１分岐のＭＯＳ　Ｆ　ＥＴが分
割されるとともに、分割された第１群と第２群のスイッ
チトリーが交互に配置される。上記のように４通りのプ
レデコード信号が入力信号として供給される結果、分岐
点には４個のＭＯＳＦＥＴが設けられる。

上記のようにブレデコード信号を用いることによって分
岐段数を減らすことができる。これにより、負荷ＭＯ８
ＦＥＴに対して直列形態にされた駆動ＭＯ８ＦＥＴの数
を減ら丁ことができるから、高速動作化を実現すること
ができる。なお、上記プレデコーダ回路は、その人力ビ
ット数が少ないから、ノア又はナントゲート回路等によ
り構成するものであってもよい。

〔実施例５〕 第５図は、第５実施例の回路図である。

プリデコーダ回路ＰＲＤＥＣは、図示のようにナンド回
路Ｇ１ないしＧ４及びインバータ回路ＩＶＩないしＩＶ
４から構成されている。

スイッチトリー構造のデコーダ回路５ＴＤＩないし５Ｔ
Ｄ４は、第１図のデコーダ回路と同様な構成にされてい
る。しかしながら、デコーダ回路５ＴＤ１において、第
１図１７）ＭＯ８ＦＥＴＱ２４のようなＭＯＳＦＥＴは
、設けられていない。プリデコーダ回路ＰＲＤＥＣの出
力配線ＡＯは、第１図のＭＯ８ＦＥＴＱ２２　、Ｇ２３
のソースのようなソースに結合される。それ故に、ＭＯ
８ＦＥＴＱ２４のようなＭＯＳＦＥＴは、プリデコーダ
回路ＰＲＤＥＣにおける単位デコーダ回路、言い換える
とナンド回路Ｇ１とインバータ回路ＩＶＩとによって置
き換えられているとみなされて良い。

同様に、デコーダ回路５ＴＤ２ないし５ＴＤ４のそれぞ
れＫおける最初のブランチを構成するＭＯＳＦＥＴも、
プリデコーダ回路ＰＲＤＥＣＫより℃置き換えられてい
る。

各デコーダ回路５ＴＤＩないし５ＴＤ４の出力ＸＯない
しＸ１５は、インバータ回路ＩＶ５ないしＩＶＩ　２か
ら成るワード線駆動回路ＷＤに供給される。ワード線駆
動回路ＷＤの出力は、スタティックメモリセル（図示し
ない）から成るようなメモリアレイＭＡのワード線ｗｏ
ないしＷ１５に供給される。

この実施例に従うと、プリデコーダ回路ＰＲＤＥＣの採
用によって、各デコーダ回路５ＴＤＩないし５ＴＤＡ内
において直列接続されるＭＯＳＦＥＴの数を減少させる
ことができる。第１図のＭＯ３ＦＥＴＱ２４のソースに
結合されるべき接地配線は、プリデコーダ回路Ｐ　ＲＤ
　Ｅ　Ｃの出力配線ＡＯないしＡ３によりＣ置きかえら
れている。それ故に、デコーダ回路のための入力配線数
を減少させることが可能である。

〔実施例６〕 第６図は、第６実施例のデコーダ回路の回路図である。

この実施例におい又は、スイッチ素子Ｑ１ないしＧ３１
から構成されるスイッチトリー部分５ＴＤ１において、
図示のようにアドレス入力線ａｏ。

ａＯ及びａ　１　＋　ａ　１の交換が行なわれ℃いる。

同様にスイッチ素子Ｑ４０ないしＧ７０から構成される
スイッチトリー部分５ＴＤ２において、アドレス入力線
ａ２．ａ２及びＧ３．Ｇ３の交換が行なわれている。各
スイッチ素子Ｑ１ないしＧ３１及びＧ４０ないしＧ７０
は前記各実施例と同様に、ＭＯＳＦＥＴから構成される
。

この実施例に従うと、各スイッチトリー部分の内部にお
いてアドレス入力線の交換が行なわれる結果として、各
アドレス入力線に結合されるスイッチ素子の数を、良好
に平均化することができる。

〔効　果〕

（１）　　スイッチトリーデコード構造とするとともに
、特定の相補入力信号が供給される基点のＭＯＳＦＥＴ
を除（２つのスイッチトリーを構成する各分岐のＭＯＳ
ＦＥＴに対して、対称的に残りの相補アドレス信号を供
給してその入力信号が供給されるＭＯＳＦＥＴの数の平
均化を図ることによって、全体とし℃の素子数の削減と
入力ゲート容量値。

寄生容量値の低減による高速動作化を実現できるという
効果が得られる。

（２）基点側のＭＯＳＦＥＴを複数個に別けて配置する
ことよりスイッチトリーを分割できる。これＫより基点
側のトリーにおける配腺長を短（できるから、高速動作
化を図ることができるという効果が得られる。

（３）基点側のＭＯＳＦＥＴを複数個に別けて配置して
スイッチトリーを分割するとともに、第１群と第２群に
おける分割されたスイッチトリーを交互に配置すること
により、スイッチトリーを構成するＭＯＳＦＥＴのレイ
アウト面積を小さくできるという効果が得られる。

（４）スイッチトリーに供給される入力信号としてプレ
デコーダ信号を用いることによって、分岐点の分岐数が
多くできる。これによって、多数のデコード出力を得る
場合のスイッチトリーの段数が減らせるから、高速動作
化を図ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチトリ
ーの負荷手段はスイッチトリーを構成するＭＯＳＦＥＴ
と同じ導電型のＭＯＳＦＥＴにより構成する、あるいは
ポリシリコン抵抗等を利用するもの、又はプリチャージ
ＭＯ３ＦＥＴを用いたダイナミック型回路により構成す
るものでありてもよい。また、プレデコード回路を設け
る場合、特定の分岐点にのみブレデコード出力を供給す
るものであってもよい。また、複数列のデコーダを共通
のデコード信号で駆動するものであっ℃もよい。

〔利用分野〕

この発明は、ダイナミック型ＲＡＭ、スタティック型Ｒ
ＡＭあるいは各ｆ１１ＲＯＭのような半導体記憶装置の
他、複数（ｎ）ビットからなるディジタル信号を受け℃
、１／２ｎのデコード信号を形成するデコーダ回路を具
備する各種半導体集積回路装置に広（利用できる。

【図面の簡単な説明】

第１図は、この発明に係るアドレスデコーダ回路の一実
施例を示す回路図、 第２図は、この発明に係るアドレスデコーダ回路の他の
一実施例を示す回路図、 第３図は、この発明に係るアドレスデコーダ回路の他の
一実施例を示す回路図、 第４図は、この発明に係るアドレスデコーダ回路の更に
他の一実施例を示す回路図、 第５図は、他の実施例の回路図、 第６図は、他の実施例のアドレスデコーダの回路図であ
る。 第　　１　　図 第　　２　　図 第　　ａｇ （２２ｃＬｆ　　　ａＯ ｔ１２　　　ａｆ　　　ａ０

Claims (1)

1. 【特許請求の範囲】 １、比較的少ない数の第１スイッチ素子から構成され第
   １入力信号によってスイッチ制御される第１ブランチ部
   と、比較的多い数の第２スイッチ素子から構成され第２
   入力信号によってスイッチ制御される第２ブランチ部と
   を備えた第１スイッチトリー部、及び比較的少ない数の
   第３スイッチ素子から構成され上記第２入力信号によっ
   てスイッチ制御される第３ブランチ部と、比較的多い数
   の第４スイッチ素子から構成され上記第１入力信号によ
   ってスイッチ制御される第４ブランチ部とを備えた第２
   スイッチトリー部を備えてなることを特徴とする半導体
   集積回路装置。 ２、上記第１ないし第４スイッチ素子のそれぞれは、絶
   縁ゲート電界効果トランジスタから成ることを特徴とす
   る特許請求の範囲第１項記載の半導体集積回路装置。 ３、上記第１、第２入力信号のそれぞれは、相補入力信
   号から成ることを特徴とする特許請求の範囲第２項記載
   の半導体集積回路装置。 ４、上記第１、第２スイッチ部のそれぞれは、第１ノー
   ド、上記スイッチ素子を介して上記第１ノードに選択的
   に結合される複数の第２ノード、及び上記第２ノードの
   それぞれに結合された負荷素子から成ることを特徴とす
   る特許請求の範囲第２項記載の半導体集積回路装置。 ５、上記各負荷素子は、絶縁ゲート電界効果トランジス
   タから成ることを特徴とする特許請求の範囲第４項記載
   の半導体集積回路装置。