JPS6380573A - 伝導度変調型たて型ｍｏｓ―ｆｅｔ - Google Patents
伝導度変調型たて型ｍｏｓ―ｆｅｔInfo
- Publication number
- JPS6380573A JPS6380573A JP61225604A JP22560486A JPS6380573A JP S6380573 A JPS6380573 A JP S6380573A JP 61225604 A JP61225604 A JP 61225604A JP 22560486 A JP22560486 A JP 22560486A JP S6380573 A JPS6380573 A JP S6380573A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- layer
- gate
- base layer
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
- H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はたて型ＭＯ３−ＦＥＴのうち、裏面ドレイン領
域にソースと逆導電形の電極を備えたＭＯＳ−ＦＥＴの
構造に関する。
域にソースと逆導電形の電極を備えたＭＯＳ−ＦＥＴの
構造に関する。
第４図は例えば通常のたて型ＭＯＳ−ＦＥＴの要部断面
図を示したものであり、主要な構成部はゲート電極１．
ソース電極２．ドレイン電極３．Ｎベース層４．Ｐ層５
．Ｐベース層６． Ｎ ドレイン層７．Ｎソース層
８．ゲートボ１１シリコン９゜ゲート酸化膜１０．絶縁
酸化膜１１からなっている。
図を示したものであり、主要な構成部はゲート電極１．
ソース電極２．ドレイン電極３．Ｎベース層４．Ｐ層５
．Ｐベース層６． Ｎ ドレイン層７．Ｎソース層
８．ゲートボ１１シリコン９゜ゲート酸化膜１０．絶縁
酸化膜１１からなっている。
記号Ｓはソース、Ｇはゲート、Ｄはドレインのそれぞれ
端子を表わす。
端子を表わす。
第４図においてゲート電極１に正電圧を印加すると、ゲ
ートボリン１１コフ層９の下のＰベース層６の表面９図
では点線の円で囲った領域Ａが反転層を形成し、電子の
チャンネルとなる。このためソース電極２とドレイン電
極３との間は導通状態となる。この場合電流を担うのは
電子であり、ソース電極２またはドレイン電極３の多数
キャリアの流れが電流となり、第４図では電子の流れと
して矢印ｅで示しである。このように通常のＭＯＳ −
ＦＥＴは電子またはホールのいずれか一方のみが電流を
担うモノポーラ素子である。
ートボリン１１コフ層９の下のＰベース層６の表面９図
では点線の円で囲った領域Ａが反転層を形成し、電子の
チャンネルとなる。このためソース電極２とドレイン電
極３との間は導通状態となる。この場合電流を担うのは
電子であり、ソース電極２またはドレイン電極３の多数
キャリアの流れが電流となり、第４図では電子の流れと
して矢印ｅで示しである。このように通常のＭＯＳ −
ＦＥＴは電子またはホールのいずれか一方のみが電流を
担うモノポーラ素子である。
これｉこ対し、はとんど第４図のたで型ＭＯＳ−ＦＥＴ
と同じ構造ではあるが、より大きい電流をとり出せるよ
うにしたバーイボーラ素子の構造を第５図に示１第５図
も第４図と共通部分は同一符号で表わしである。第５図
は第４図のＮビレ４フ層７をＰアノード層１２で置き換
えたものである。この構造ではＰベース層６のＡ領域が
反転し、Ｎ−ベース層４に電子が流れ込んでくるとＰア
ノード層１２からホールが注入され、Ｎ−ベース層４の
キャリア濃度が著しく増加する。すなわち、Ｎ−″ベー
ス層４が伝導度変調を受けて抵抗が減少し、大きな電流
密度をもたせることができる。第５図の矢印りはホール
による電流の方向を示す〇 この伝導度変調型のＭＯＳ−ＦＥＴの製造工程の概要を
第６図に示した。ただし第６図ではＰアノード１−の図
示を省略し、その上に形成したＮ−ベース層以降の工程
順序としである。まずＮ−ベース層４にＰ領域５を形成
すると同時にフィールド酸化膜として５ｉ０２１３を形
成するｉａｌ。このＳｉＯ□１３を除去したｌｂｌのち
、ゲート酸化膜５ｉＯ２１０を形成する（ｃｌ。次いで
ゲートポリシリコン層９を形成するｆｄｌ。
と同じ構造ではあるが、より大きい電流をとり出せるよ
うにしたバーイボーラ素子の構造を第５図に示１第５図
も第４図と共通部分は同一符号で表わしである。第５図
は第４図のＮビレ４フ層７をＰアノード層１２で置き換
えたものである。この構造ではＰベース層６のＡ領域が
反転し、Ｎ−ベース層４に電子が流れ込んでくるとＰア
ノード層１２からホールが注入され、Ｎ−ベース層４の
キャリア濃度が著しく増加する。すなわち、Ｎ−″ベー
ス層４が伝導度変調を受けて抵抗が減少し、大きな電流
密度をもたせることができる。第５図の矢印りはホール
による電流の方向を示す〇 この伝導度変調型のＭＯＳ−ＦＥＴの製造工程の概要を
第６図に示した。ただし第６図ではＰアノード１−の図
示を省略し、その上に形成したＮ−ベース層以降の工程
順序としである。まずＮ−ベース層４にＰ領域５を形成
すると同時にフィールド酸化膜として５ｉ０２１３を形
成するｉａｌ。このＳｉＯ□１３を除去したｌｂｌのち
、ゲート酸化膜５ｉＯ２１０を形成する（ｃｌ。次いで
ゲートポリシリコン層９を形成するｆｄｌ。
さらにＰベース層６（！：Ｎソース層８の拡散を行なう
（ｅｌ。そして酸化膜１１をつけるば）。最後にアルミ
など金属のゲート電極１とソース電極２を設げるＩｇｌ
。
（ｅｌ。そして酸化膜１１をつけるば）。最後にアルミ
など金属のゲート電極１とソース電極２を設げるＩｇｌ
。
以上第５図の伝導度変調型ＭＯＳ−ＦＥＴの構成。
作用および製造過程を簡単に述べた。しかしながら、こ
の素子は電流を流し過ぎると、表面のＰベース層６のＡ
領域以外の所で主電流が流れはじめ、最早ゲートＧでは
電流を制御できなくなるという欠点をもっている。この
現象はう、チアツブき呼ばれ第５図に示したように素子
構造がＰＮＰＮのサイリスタを形成することに由来して
いる。
の素子は電流を流し過ぎると、表面のＰベース層６のＡ
領域以外の所で主電流が流れはじめ、最早ゲートＧでは
電流を制御できなくなるという欠点をもっている。この
現象はう、チアツブき呼ばれ第５図に示したように素子
構造がＰＮＰＮのサイリスタを形成することに由来して
いる。
次にラッチアップ現象を第７図の模式図により説明する
。第７図においてＮソースＮ８の抵抗をＲＮ、ｐベース
層６とＰ十層５の直列抵抗をＲＰとし、これらを流れる
矢印で表わした電子の電流をｌｅｅホールの［流をＩｈ
とするとチャンネル近傍におけるＲＮ ｔ ＰＰの両抵
抗の電圧降下は、ソースを差遣にしてそれぞれ、 電子電流により ＸｅＦＬＮ ・・・・・・・・・
・・・・・・・・・（１）ホール電流により ＩｈＲＰ
・・・・・・・・・・・・・・・・・・（２）とな
る。Ｎソース層８とＰベース層６の接合電位差をＶＢと
すると、 ｌ６ＲＮ＋Ｖｎ≦ＩｈＲＰ ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
（３）を満足したときにＰベース層６とＮソース層８の
接合は順方向バイアスとなる。このときＮソース層８．
Ｐベース層６と２遍５． Ｎ−ベース層４からなるＮＰ
Ｎトランジスタが導通シ、多量のホールと電子がこの接
合を通して流れはじめ最早ゲート電位をオフ状態にして
も、チャンネル以外の所で電流が流れているために、こ
の素子を非導通状態にすることができない。その結果電
流はますます流れ続け、遂には素子を破壊するに至る。
。第７図においてＮソースＮ８の抵抗をＲＮ、ｐベース
層６とＰ十層５の直列抵抗をＲＰとし、これらを流れる
矢印で表わした電子の電流をｌｅｅホールの［流をＩｈ
とするとチャンネル近傍におけるＲＮ ｔ ＰＰの両抵
抗の電圧降下は、ソースを差遣にしてそれぞれ、 電子電流により ＸｅＦＬＮ ・・・・・・・・・
・・・・・・・・・（１）ホール電流により ＩｈＲＰ
・・・・・・・・・・・・・・・・・・（２）とな
る。Ｎソース層８とＰベース層６の接合電位差をＶＢと
すると、 ｌ６ＲＮ＋Ｖｎ≦ＩｈＲＰ ・・・・・・・・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
（３）を満足したときにＰベース層６とＮソース層８の
接合は順方向バイアスとなる。このときＮソース層８．
Ｐベース層６と２遍５． Ｎ−ベース層４からなるＮＰ
Ｎトランジスタが導通シ、多量のホールと電子がこの接
合を通して流れはじめ最早ゲート電位をオフ状態にして
も、チャンネル以外の所で電流が流れているために、こ
の素子を非導通状態にすることができない。その結果電
流はますます流れ続け、遂には素子を破壊するに至る。
以上のように伝導度変調型ＭＯＳ−ＦＥＴは、十分に電
流密度を大きくとれる能力をもっているにも拘らずこの
う、チアツブ現象のために、実際に使用するときに、電
流を多く流すことができないという問題をもっており、
その解決が望まれている。
流密度を大きくとれる能力をもっているにも拘らずこの
う、チアツブ現象のために、実際に使用するときに、電
流を多く流すことができないという問題をもっており、
その解決が望まれている。
本発明は上述の点に鑑みてなされたものであり、その目
的は通常のたて型ＭＯＳ−ＦＥＴの製造工程をほとんど
変更することな（製造され、ラッチア、プ現象の発生を
防止できる伝導度変調型のたて型ＭＯＳ−ＦＥＴを提供
することにある。
的は通常のたて型ＭＯＳ−ＦＥＴの製造工程をほとんど
変更することな（製造され、ラッチア、プ現象の発生を
防止できる伝導度変調型のたて型ＭＯＳ−ＦＥＴを提供
することにある。
本発明は伝導度変調型のたて型ＭＯＳ−ＦＥＴに＄いて
、チャンネルを形成するゲート酸化膜の一部を厚い酸化
膜で穆うことにより、チャンネルを導通状態とすること
なく、多数キャリアの通過経路を部分的になくシ、少数
キャリアの通過経路は残すようにして、う、チア、ブｌ
！流を動作電流より大きくしたものである。
、チャンネルを形成するゲート酸化膜の一部を厚い酸化
膜で穆うことにより、チャンネルを導通状態とすること
なく、多数キャリアの通過経路を部分的になくシ、少数
キャリアの通過経路は残すようにして、う、チア、ブｌ
！流を動作電流より大きくしたものである。
以下本発明を実施例に基づき説明する〇第１図は本発明
により得られたＮチャンネルのたて型ＭＯＳ−ＦＥＴの
要部断面図であり、第５図と共通部分を同一符号で示し
である。第１図が第５図き異なる点は表面のチャンネル
となるＰベース層６のＡ部に相当する個所の一部を厚い
酸化膜１３ａで覆ったこ七と、それに対応してゲート電
極９ａの形状を定めであることである。このように構成
した第１図の素子では表面を反転するには大きな電圧を
この厚い酸化膜１３ａの上から印加しなげればならず、
そのため通常の動作範囲では表面のＰイー１層６は反転
することなく、そこには電子は流れず、ホールのみ流す
ことができる。薄い酸化膜で覆われた部分のＰ層表面は
反転して電子を流すが、厚い酸化膜１３ａで覆われたＰ
層には電子が流れない。このためチャンネル下へ流れて
いたホール電流の一部が厚い酸化膜１３ａの下のＰ層へ
流れて、チャンネル下のホール゛電流は減少する。
により得られたＮチャンネルのたて型ＭＯＳ−ＦＥＴの
要部断面図であり、第５図と共通部分を同一符号で示し
である。第１図が第５図き異なる点は表面のチャンネル
となるＰベース層６のＡ部に相当する個所の一部を厚い
酸化膜１３ａで覆ったこ七と、それに対応してゲート電
極９ａの形状を定めであることである。このように構成
した第１図の素子では表面を反転するには大きな電圧を
この厚い酸化膜１３ａの上から印加しなげればならず、
そのため通常の動作範囲では表面のＰイー１層６は反転
することなく、そこには電子は流れず、ホールのみ流す
ことができる。薄い酸化膜で覆われた部分のＰ層表面は
反転して電子を流すが、厚い酸化膜１３ａで覆われたＰ
層には電子が流れない。このためチャンネル下へ流れて
いたホール電流の一部が厚い酸化膜１３ａの下のＰ層へ
流れて、チャンネル下のホール゛電流は減少する。
すなわち第１図の素子はＰアノード層１２から注入され
るホールが第５図の場合に比べて少なくなる。
るホールが第５図の場合に比べて少なくなる。
第１図において電子とホールの流れをそれぞれ矢印ｅと
ｈで表わしである。
ｈで表わしである。
前述した（３）式の関係からホール電流Ｉｈが減少すれ
ばＩｈＲＰも減少するのでう、チアツブ現象を起こす条
件の（３１式が成宜し難（なる。したがって、ｌｈが減
少する＠１図の素子ではラッチアップを生ずる電流を増
大させることになる。
ばＩｈＲＰも減少するのでう、チアツブ現象を起こす条
件の（３１式が成宜し難（なる。したがって、ｌｈが減
少する＠１図の素子ではラッチアップを生ずる電流を増
大させることになる。
またゲート電極９ａは厚い酸化１１３ａの上にあっても
なくてもよい０例えば第２図はその配置例を示した図で
あり、ゲート電極９ｂを薄い酸化膜上に設けた場合であ
る。このようにするとゲート電極９ｂは第１図のゲート
電極９ａより面積が小さく、ゲート容量を減少すること
ができるという利点もある。
なくてもよい０例えば第２図はその配置例を示した図で
あり、ゲート電極９ｂを薄い酸化膜上に設けた場合であ
る。このようにするとゲート電極９ｂは第１図のゲート
電極９ａより面積が小さく、ゲート容量を減少すること
ができるという利点もある。
以上のように表面の一部に厚い酸化膜を形成することに
よって、動作電流よりもう、チアツブ電流を高めた本発
明の素子は、製造上もなんら特別の手段を用いることな
く、従来の製造工程をそのまま利用することができる。
よって、動作電流よりもう、チアツブ電流を高めた本発
明の素子は、製造上もなんら特別の手段を用いることな
く、従来の製造工程をそのまま利用することができる。
第３図は例えば第１図に示した構造をもつ素子の主な製
造工程を第６図に做って示したものである。すなわち、
第３図＋ａｌ〜（ｇ）はそれぞれ第６図１ａｌ〜Ｉｇｌ
に対応するものである。柔３図ｉａｌは第６図（ａｌと
全く同様であり、ＳｉＯ２フィールド酸化膜１３を形成
する◇第３図が第６図と最も異なる所は次の（ｂｌの工
程にあり、フィールド酸化膜１３の一部を残して他を工
、チング除去する。（Ｃ１では残された酸化膜１３を覆
うようにゲート酸化膜５ｔｏｚ１ｏを形成する。かくし
て第１図の厚い酸化膜１３ａに相当する個所に沿ってゲ
ートボＩｊシ１１コン層９ａｆ形ｇするｌｄｌ。以後は
第６図と同じ手順でＰイー１層６とＮソース層８の拡散
を行ない（ｅｌ、酸化膜１］をつけば）た後、ゲート電
極１とソース電極２を設ける（ｇｌ。
造工程を第６図に做って示したものである。すなわち、
第３図＋ａｌ〜（ｇ）はそれぞれ第６図１ａｌ〜Ｉｇｌ
に対応するものである。柔３図ｉａｌは第６図（ａｌと
全く同様であり、ＳｉＯ２フィールド酸化膜１３を形成
する◇第３図が第６図と最も異なる所は次の（ｂｌの工
程にあり、フィールド酸化膜１３の一部を残して他を工
、チング除去する。（Ｃ１では残された酸化膜１３を覆
うようにゲート酸化膜５ｔｏｚ１ｏを形成する。かくし
て第１図の厚い酸化膜１３ａに相当する個所に沿ってゲ
ートボＩｊシ１１コン層９ａｆ形ｇするｌｄｌ。以後は
第６図と同じ手順でＰイー１層６とＮソース層８の拡散
を行ない（ｅｌ、酸化膜１］をつけば）た後、ゲート電
極１とソース電極２を設ける（ｇｌ。
例えば第２図のように構成するときは、第３図ｆｄｌの
過程でゲートポリシリコンの配置を第２図の９ｂのごと
（設定すればよい。以上の過程を通して本発明による厚
い酸化膜１３ａの形成はフィールド酸化膜の一部を残す
だけでよ（、他の製造手順はと（に変更を加えずに行な
うことができるという点で好都合である。
過程でゲートポリシリコンの配置を第２図の９ｂのごと
（設定すればよい。以上の過程を通して本発明による厚
い酸化膜１３ａの形成はフィールド酸化膜の一部を残す
だけでよ（、他の製造手順はと（に変更を加えずに行な
うことができるという点で好都合である。
なお以上ＮチャンネルのＭＯＳ−ＦＥＴについて述べて
きたが、本発明は当然のことながらＰチャンネルＭＯＳ
−ＦＥ’ｒにも適用可能であり、同様の効果が得られる
ものである。
きたが、本発明は当然のことながらＰチャンネルＭＯＳ
−ＦＥ’ｒにも適用可能であり、同様の効果が得られる
ものである。
バイポーラ動作を利用した伝導度変調型ＭＵＳ−ＦＥＴ
は大きな電流密度を付与させることが可能である反面、
寄生サイリスタに起因するう、チアツブ現象のために電
流が制限されるという欠点をもっていたのに対し、本発
明では実施例で説明したように反転層が形成されるチャ
ンネル領域表面の一部を活性部のゲート酸化膜より厚い
酸化膜で覆い、反転層ができないようにして、ここには
多数キャリアの通過経路をなくすとともに、他方では少
数キャリアの通過経路を残し、多数キャリアによる電流
を抑制することにより、う、チアツブを生ずる電流を動
作電流より大きくすることができたものである。
は大きな電流密度を付与させることが可能である反面、
寄生サイリスタに起因するう、チアツブ現象のために電
流が制限されるという欠点をもっていたのに対し、本発
明では実施例で説明したように反転層が形成されるチャ
ンネル領域表面の一部を活性部のゲート酸化膜より厚い
酸化膜で覆い、反転層ができないようにして、ここには
多数キャリアの通過経路をなくすとともに、他方では少
数キャリアの通過経路を残し、多数キャリアによる電流
を抑制することにより、う、チアツブを生ずる電流を動
作電流より大きくすることができたものである。
第１図は本発明のたて型ＭＯＳ−ＦＥＴの要部断面図、
第２図は同じくゲート電極の配置を変えた場合の要部断
面図、第３図は同じく主な製造工程図、第４図は従来の
たて型ＭＯ３−ＦＥ’［’の要部断面図、第５図はアノ
ード層を付した従来のたて型ＭＯＳ−ＦＥＴの要部断面
図、第６図は従来素子の主な製造工程図、第７図はラッ
チアップ動作を説明するための模型図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・Ｎ−ベース層、５・・・Ｐ層、６
・・・Ｐベース層、９，９ａ、９ｂ・・・グートポ１１
シリコン、ｌＯ・・・ゲート酸化膜、１】・・・絶縁酸
化膜、１２・・・Ｐアノード層、１３・・・フィールド
酸化膜、１３ａ・・・厚い酸化膜Ｏ 第１図 第２図 第４図 第５ 図
第２図は同じくゲート電極の配置を変えた場合の要部断
面図、第３図は同じく主な製造工程図、第４図は従来の
たて型ＭＯ３−ＦＥ’［’の要部断面図、第５図はアノ
ード層を付した従来のたて型ＭＯＳ−ＦＥＴの要部断面
図、第６図は従来素子の主な製造工程図、第７図はラッ
チアップ動作を説明するための模型図である。 １・・・ゲート電極、２・・・ソース電極、３・・・ド
レイン電極、４・・・Ｎ−ベース層、５・・・Ｐ層、６
・・・Ｐベース層、９，９ａ、９ｂ・・・グートポ１１
シリコン、ｌＯ・・・ゲート酸化膜、１】・・・絶縁酸
化膜、１２・・・Ｐアノード層、１３・・・フィールド
酸化膜、１３ａ・・・厚い酸化膜Ｏ 第１図 第２図 第４図 第５ 図
Claims (1)
- １）第１導電型を有しドレイン層となる半導体基板と、
該基板上に形成された第２導電型を有するベース層と、
該第２導電型ベース層の表面に形成された第１導電型ベ
ース層と、該第１導電型ベース層に形成された第２導電
型ソース層と、該ソース層、前記第２導電型ベース層間
のチャンネル領域となる表面上にゲート酸化膜を介して
形成されたゲートポリシリコン層とを備えた伝導度変調
型たて型ＭＯＳ−ＦＥＴであって、前記チャンネル領域
の一部を活性部の前記ゲート酸化膜より厚い酸化膜とし
て形成することを特徴とする伝導度変調型たて型ＭＯＳ
−ＦＥＴ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225604A JPH0656890B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
| US07/077,852 US4851888A (en) | 1986-09-24 | 1987-07-27 | Conductivity modulation type vertical MOS-FET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225604A JPH0656890B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6380573A true JPS6380573A (ja) | 1988-04-11 |
| JPH0656890B2 JPH0656890B2 (ja) | 1994-07-27 |
Family
ID=16831930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225604A Expired - Lifetime JPH0656890B2 (ja) | 1986-09-24 | 1986-09-24 | 伝導度変調型たて型ｍｏｓ―ｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4851888A (ja) |
| JP (1) | JPH0656890B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5105243A (en) * | 1987-02-26 | 1992-04-14 | Kabushiki Kaisha Toshiba | Conductivity-modulation metal oxide field effect transistor with single gate structure |
| EP0313000B1 (de) * | 1987-10-21 | 1998-05-06 | Siemens Aktiengesellschaft | Verfahren zum Herstellen eines Bipolartransistors mit isolierter Gateelektrode |
| JPH07105496B2 (ja) * | 1989-04-28 | 1995-11-13 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| GB2241827B (en) * | 1990-02-23 | 1994-01-26 | Matsushita Electric Works Ltd | Method for manufacturing optically triggered lateral thyristor |
| US5831292A (en) * | 1996-04-24 | 1998-11-03 | Abb Research Ltd. | IGBT having a vertical channel |
| DE19654113A1 (de) * | 1996-12-23 | 1998-06-25 | Asea Brown Boveri | Verfahren zum Herstellen eines MOS-gesteuerten Leistungshalbleiterbauelements |
| US6197640B1 (en) * | 1998-12-21 | 2001-03-06 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| CN103871878B (zh) * | 2012-12-10 | 2016-05-04 | 北大方正集团有限公司 | 一种在igbt管栅极下方形成厚场氧的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
| US4682195A (en) * | 1985-09-30 | 1987-07-21 | General Electric Company | Insulated gate device with configured emitter contact pad |
-
1986
- 1986-09-24 JP JP61225604A patent/JPH0656890B2/ja not_active Expired - Lifetime
-
1987
- 1987-07-27 US US07/077,852 patent/US4851888A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4851888A (en) | 1989-07-25 |
| JPH0656890B2 (ja) | 1994-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3603848A (en) | Complementary field-effect-type semiconductor device | |
| US3955210A (en) | Elimination of SCR structure | |
| US4672584A (en) | CMOS integrated circuit | |
| JPH07105496B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| US5091766A (en) | Thyristor with first and second independent control electrodes | |
| US3639813A (en) | Complementary enhancement and depletion mosfets with common gate and channel region, the depletion mosfet also being a jfet | |
| GB1572190A (en) | Integrated circuits | |
| US4442448A (en) | Logic integrated circuit device | |
| JPS62115765A (ja) | 半導体装置 | |
| US5677550A (en) | Integrated circuit devices including insulated-gate transistor device having two separately biasable gates | |
| CA1111514A (en) | Multidrain metal-oxide-semiconductor field-effect device | |
| US6100565A (en) | Semiconductor integrated circuit device with operation in partial depletion type mode and perfect depletion type mode | |
| US5194394A (en) | Thyristor and method of manufacturing the same | |
| US4665423A (en) | MIS variable resistor | |
| JPS6247156A (ja) | 絶縁ゲ−ト型半導体装置 | |
| JPH04216674A (ja) | 横形ｍｏｓ制御形サイリスタ | |
| US4851888A (en) | Conductivity modulation type vertical MOS-FET | |
| JP2848288B2 (ja) | 誘導性負荷に電源供給、再循環および減磁を行なうための半導体素子 | |
| US5880501A (en) | Semiconductor integrated circuit and manufacturing method of the same | |
| CA1060587A (en) | Electrical circuit logic elements | |
| JPS6230704B2 (ja) | ||
| JPS60123053A (ja) | 半導体装置 | |
| JPH03145163A (ja) | サイリスタ | |
| KR100248503B1 (ko) | 래치 업을 방지하는 반도체 전력소자 | |
| JPS626670B2 (ja) |