JPS6381978A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6381978A JPS6381978A JP61225960A JP22596086A JPS6381978A JP S6381978 A JPS6381978 A JP S6381978A JP 61225960 A JP61225960 A JP 61225960A JP 22596086 A JP22596086 A JP 22596086A JP S6381978 A JPS6381978 A JP S6381978A
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- Japan
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- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、埋め込み
チャネル型ＭＩＳトランジスタを有する半導体集積回路
装置に適用して有効な技術に関するものである。
チャネル型ＭＩＳトランジスタを有する半導体集積回路
装置に適用して有効な技術に関するものである。
近年、高密度、高集積のＭｏ３ ＬＳＩにおいては、
ＭＯＳトランジスタを埋め込みチャネル構造とすること
によりホットキャリア効果及びショートチャネル効果を
抑制する試みがなされている（例えば、アイ・イー・デ
ィー・エム（ＩＥＤＭ） ８５．１９８５アイ・イー・
イー・イー（ＩＥＥＩＥ）、ｐ、２３８〜ｐ。
ＭＯＳトランジスタを埋め込みチャネル構造とすること
によりホットキャリア効果及びショートチャネル効果を
抑制する試みがなされている（例えば、アイ・イー・デ
ィー・エム（ＩＥＤＭ） ８５．１９８５アイ・イー・
イー・イー（ＩＥＥＩＥ）、ｐ、２３８〜ｐ。
２４１）。
この埋め込みチャネル型ＭｏＳトランジスタにおいては
、ゲート絶縁膜に隣接する部分における半導体基板中に
ソース領域及びドレイン領域と同一導電型の埋め込みチ
ャネル領域を設けることにより、ソース・ドレイン間を
流れる電流が深さ方向に広い範囲に亘って分布するよう
にし、これによってチャネル内の電界により加速された
キャリアによる衝突電Ｉｌｌ （Ｉｍｐａｃｔ Ｉｏｎ
ｉｚａｔｉｏｎ）を抑制することによりホットキャリア
効果を抑制している。また、上述の埋め込みチャネル領
域の下方にソース領域及びドレイン領域に接するように
反対導電型の高不純物濃度の半導体領域を設けることに
よりショートチャネル効果を抑制し、これによってＶｔ
ｈ −Ｌｇ（Ｖｔｈ ： Ｌ、きい値電圧、Ｌｇ；ゲー
ト長）特性の向上を図りでいる。
、ゲート絶縁膜に隣接する部分における半導体基板中に
ソース領域及びドレイン領域と同一導電型の埋め込みチ
ャネル領域を設けることにより、ソース・ドレイン間を
流れる電流が深さ方向に広い範囲に亘って分布するよう
にし、これによってチャネル内の電界により加速された
キャリアによる衝突電Ｉｌｌ （Ｉｍｐａｃｔ Ｉｏｎ
ｉｚａｔｉｏｎ）を抑制することによりホットキャリア
効果を抑制している。また、上述の埋め込みチャネル領
域の下方にソース領域及びドレイン領域に接するように
反対導電型の高不純物濃度の半導体領域を設けることに
よりショートチャネル効果を抑制し、これによってＶｔ
ｈ −Ｌｇ（Ｖｔｈ ： Ｌ、きい値電圧、Ｌｇ；ゲー
ト長）特性の向上を図りでいる。
しかしながら、上述の従来の埋め込みチャネル型ＭｏＳ
トランジスタにおいては、ショートチャネル効果抑制用
の半導体領域が上述のようにソース領域及びドレイン領
域と接しているため、この部分の接合耐圧が低いという
問題がある。
トランジスタにおいては、ショートチャネル効果抑制用
の半導体領域が上述のようにソース領域及びドレイン領
域と接しているため、この部分の接合耐圧が低いという
問題がある。
本発明の目的は、ソース領域及びドレイン領域の接合耐
圧の向上を図ることが可能な技術を提供することにある
。
圧の向上を図ることが可能な技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本領において開示される発明のうち５代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、ソース領域及びドレイン領域と半導体領域と
を互いに分離して設けている。
を互いに分離して設けている。
上記した手段によれば、ソース領域及びドレイン領域と
半導体領域とが接しない構造となるので、これらのソー
ス領域及びドレイン領域の接合耐圧の向上を図ることが
できる。
半導体領域とが接しない構造となるので、これらのソー
ス領域及びドレイン領域の接合耐圧の向上を図ることが
できる。
以下、本発明の構成について、実施例に基づき図面を参
照しながら説明する。
照しながら説明する。
なお、全回において、同一の機能を有するものには同一
の符号を付け、その繰り返しの説明は省略する。
の符号を付け、その繰り返しの説明は省略する。
叉灸聾上
第１図に示すように、まず例えばＰ型シリコン基板のよ
うな半導体基板１の表面を選択的に熱酸化することによ
り例えばＳｉＯ２膜のようなフィールド絶縁膜２を形成
して素子分離を行った後、この半導体基板１上に例えば
リンシリケートガラス（ＰＳＧ）膜のような絶縁膜３を
形成する０次に。
うな半導体基板１の表面を選択的に熱酸化することによ
り例えばＳｉＯ２膜のようなフィールド絶縁膜２を形成
して素子分離を行った後、この半導体基板１上に例えば
リンシリケートガラス（ＰＳＧ）膜のような絶縁膜３を
形成する０次に。
この絶、１１Ｅ８３上に所定形状のフォトレジスト４を
形成し、このフォトレジスト４をマスクとして前記絶縁
膜３をエツチングすることにより開口３ａを形成した後
、この開口３ａを通じて半導体基板１中に例えばヒ素の
ようなｎ型不純物を例えばエネルギー５０ｋｅＶ、 ド
ーズ量３ＸｌＯ”／−程度の条件でイオン打ち込みする
ことにより例えばｎ型の埋め込みチャネル領域５を形成
する。トランジスタの動作時においては、このチャネル
領域にチャネルが広い範囲に亘って分布し、これによっ
てホットキャリア効果を抑制することができる。
形成し、このフォトレジスト４をマスクとして前記絶縁
膜３をエツチングすることにより開口３ａを形成した後
、この開口３ａを通じて半導体基板１中に例えばヒ素の
ようなｎ型不純物を例えばエネルギー５０ｋｅＶ、 ド
ーズ量３ＸｌＯ”／−程度の条件でイオン打ち込みする
ことにより例えばｎ型の埋め込みチャネル領域５を形成
する。トランジスタの動作時においては、このチャネル
領域にチャネルが広い範囲に亘って分布し、これによっ
てホットキャリア効果を抑制することができる。
次に、前記フォトレジスト４を除去した後、全面に例え
ばＳｉ、Ｎ４膜や５ｉＯ２ＢＩのような絶縁膜を形成し
、この絶縁膜を例えば反応性イオンエツチング（Ｒｔ
Ｅ）により基板表面と垂直方向に異方性エツチングする
ことにより、第２図に示すように、前記開口３ａの内面
に絶縁物から成る側壁６を形成する。この側Ｍ６の幅は
、例えば０．３μｎ１程度とすることができる。次に、
前記側壁６をマスクとして例えばホウ素のようなｐ型不
純物を例えばエネルギー３０〜５０ｋｅＶ、 ドーズ量
３Ｘ１０”／ｃｄ程度の条件で半導体基板１中にイオン
打ち込みすることにより、埋め込み層５の下方に例えば
ｐ゛型の半導体領域７を形成する。側壁６によって、半
導体領域７は、半導体領域５及び開口３ａに対して側壁
６の幅の分だけ離れて自己整合的に形成される。この半
導体領域７によって、後述のドレイン領域１０近傍の空
乏層が伸びるのを防止することができ、その結果ショー
トチャネル効果が抑制されるので、Ｖｔｈ−Ｌｇ特性の
向上を図ることができる。
ばＳｉ、Ｎ４膜や５ｉＯ２ＢＩのような絶縁膜を形成し
、この絶縁膜を例えば反応性イオンエツチング（Ｒｔ
Ｅ）により基板表面と垂直方向に異方性エツチングする
ことにより、第２図に示すように、前記開口３ａの内面
に絶縁物から成る側壁６を形成する。この側Ｍ６の幅は
、例えば０．３μｎ１程度とすることができる。次に、
前記側壁６をマスクとして例えばホウ素のようなｐ型不
純物を例えばエネルギー３０〜５０ｋｅＶ、 ドーズ量
３Ｘ１０”／ｃｄ程度の条件で半導体基板１中にイオン
打ち込みすることにより、埋め込み層５の下方に例えば
ｐ゛型の半導体領域７を形成する。側壁６によって、半
導体領域７は、半導体領域５及び開口３ａに対して側壁
６の幅の分だけ離れて自己整合的に形成される。この半
導体領域７によって、後述のドレイン領域１０近傍の空
乏層が伸びるのを防止することができ、その結果ショー
トチャネル効果が抑制されるので、Ｖｔｈ−Ｌｇ特性の
向上を図ることができる。
次に、前記側壁６をエツチング除去した後、第３図に示
すように、半導体基板ｌの表面に例えば熱酸化により例
えば５ｉ０２膜のようなゲート絶縁膜８を形成する。な
お、前記側壁６は必ずしも除去する必要はない０次に、
アニールを行うことにより前記絶縁膜３中に含まれてい
るリンを半導体基板１中に拡散させ、これによって例え
ばｄ型のソース領域９及びドレイン領域ｌＯを形成する
。
すように、半導体基板ｌの表面に例えば熱酸化により例
えば５ｉ０２膜のようなゲート絶縁膜８を形成する。な
お、前記側壁６は必ずしも除去する必要はない０次に、
アニールを行うことにより前記絶縁膜３中に含まれてい
るリンを半導体基板１中に拡散させ、これによって例え
ばｄ型のソース領域９及びドレイン領域ｌＯを形成する
。
この場合、これらのソース領域９及びドレイン領域ｌＯ
と前記半導体領域７とは互いに分離した構造となってお
り接していないので、これらのソース領域９及びドレイ
ン領域ｌＯの積台耐圧の向上を図ることができる。
と前記半導体領域７とは互いに分離した構造となってお
り接していないので、これらのソース領域９及びドレイ
ン領域ｌＯの積台耐圧の向上を図ることができる。
次に第４図に示すように、全面に例えば多結晶シリコン
膜を形成し、この多結晶シリコン膜に例えばホウ素のよ
うなＰ型不純物を導入することによりｐ型化した後、こ
のｐ型多結晶シリコン膜をエツチングにより所定形状に
パターンニングしてゲート電極１１を形成する。ｎ型半
導体領域５とｐ型多結晶シリコン膜との仕事関数差によ
り、ゲート電極１１に電圧が印加されていない状態であ
っても、チャネル領域に形成される空乏層が存在するの
で、ＭＯＳＦＥＴはノーマリ−オフ（エンハンスメント
）型とされ、チャネルは領域５と７との接合部に主とし
て形成される。
膜を形成し、この多結晶シリコン膜に例えばホウ素のよ
うなＰ型不純物を導入することによりｐ型化した後、こ
のｐ型多結晶シリコン膜をエツチングにより所定形状に
パターンニングしてゲート電極１１を形成する。ｎ型半
導体領域５とｐ型多結晶シリコン膜との仕事関数差によ
り、ゲート電極１１に電圧が印加されていない状態であ
っても、チャネル領域に形成される空乏層が存在するの
で、ＭＯＳＦＥＴはノーマリ−オフ（エンハンスメント
）型とされ、チャネルは領域５と７との接合部に主とし
て形成される。
次に第５図に示すように、全面に例えば５ｉＯｚ膜のよ
うな絶縁膜１２を形成した後、この絶縁膜１２及び絶縁
膜３の所定部分をエツチング除去して開口１３．１４を
形成する０次に、これらの開口１３．１４を通じて半導
体基板１中に例えばイオン打ち込みにより例えばリンの
ようなｎ型不純物を高濃度に導入して、アロイスパイク
防止用のコンタクトドーピング領域１５を形成する１次
に、全面に例えばアルミニウム膜を形成した後、このア
ルミニウム膜をエツチングにより所定形状にパターンニ
ングして電極１６．１７を形成し、これにより゛埋め込
みチャネル型ＭｏＳトランジスタ（ＦＥＴ）を素子とす
るＭｏ５ ＬＳＩを完成させる。
うな絶縁膜１２を形成した後、この絶縁膜１２及び絶縁
膜３の所定部分をエツチング除去して開口１３．１４を
形成する０次に、これらの開口１３．１４を通じて半導
体基板１中に例えばイオン打ち込みにより例えばリンの
ようなｎ型不純物を高濃度に導入して、アロイスパイク
防止用のコンタクトドーピング領域１５を形成する１次
に、全面に例えばアルミニウム膜を形成した後、このア
ルミニウム膜をエツチングにより所定形状にパターンニ
ングして電極１６．１７を形成し、これにより゛埋め込
みチャネル型ＭｏＳトランジスタ（ＦＥＴ）を素子とす
るＭｏ５ ＬＳＩを完成させる。
ヌ】１１１
まず、実施例Ｉの第１図〜第４図に示すと同様に工程を
進めて第６図に示す状態とする。ただし。
進めて第６図に示す状態とする。ただし。
この場合、絶縁膜３としては例えばノンドープの５ｉＯ
ｚｌｌｉを用いるため、この状態ではソース領域９及び
ドレイン領域１０はまだ形成されてはいない。
ｚｌｌｉを用いるため、この状態ではソース領域９及び
ドレイン領域１０はまだ形成されてはいない。
次に第７図に示すように、このゲート１！ｔｉｌｌをそ
の上面が絶ａｌｌＩ３の上面とほぼ一致するまでエッチ
バックすることにより、ゲートｆｆ１ｌｉｌｌのひさし
部を除去する。
の上面が絶ａｌｌＩ３の上面とほぼ一致するまでエッチ
バックすることにより、ゲートｆｆ１ｌｉｌｌのひさし
部を除去する。
次に、絶ａ膜３をエツチング除去した後、ゲート電極１
１をマスクとして例えばヒ素のようなｎ型不純物を例え
ばドーズ量１ｘｌＯ１５／−程度の条件で半導体基板１
中にイオン打ち込みすることにより、第８図に示すよう
に、このゲート電極１１に対してセルファラインに例え
ばｎ″型のソース領域９及びドレイン領域１０を形成す
る。
１をマスクとして例えばヒ素のようなｎ型不純物を例え
ばドーズ量１ｘｌＯ１５／−程度の条件で半導体基板１
中にイオン打ち込みすることにより、第８図に示すよう
に、このゲート電極１１に対してセルファラインに例え
ばｎ″型のソース領域９及びドレイン領域１０を形成す
る。
この後、実施例Ｉと同様に工程を進めて、第８図に示す
ように、絶縁膜１２、開口１３．１４、コンタクトドー
ピング領域１５及びｉＩ！！極１６，１７を形成し、埋
め込みチャネル型ＭＯＳトランジスタを素子とするＭｏ
３ ＬＳＩを完成させる。
ように、絶縁膜１２、開口１３．１４、コンタクトドー
ピング領域１５及びｉＩ！！極１６，１７を形成し、埋
め込みチャネル型ＭＯＳトランジスタを素子とするＭｏ
３ ＬＳＩを完成させる。
この実施例■によれば、実施例■と同様の理由で、ホッ
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるＶｔｈ−Ｌｇ特性の向上、及びソース領域９及びド
レイン領域１０の接合耐圧の向上を図ることができる。
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるＶｔｈ−Ｌｇ特性の向上、及びソース領域９及びド
レイン領域１０の接合耐圧の向上を図ることができる。
３ＪＩＬ叫
第９図に示すように、まず実施例Ｉと同様にして個人ば
ＰＳＧ膜のような絶縁膜３及びフォトレジスト４まで形
成した後、これらをマスクとして例えばホウ素のような
ｐ型不純物を実施例Ｉと同様な条件で半導体基板１中に
イオン打ち込みすることにより１例えばｐ゛型の半導体
領域７を形成する。
ＰＳＧ膜のような絶縁膜３及びフォトレジスト４まで形
成した後、これらをマスクとして例えばホウ素のような
ｐ型不純物を実施例Ｉと同様な条件で半導体基板１中に
イオン打ち込みすることにより１例えばｐ゛型の半導体
領域７を形成する。
次にｆｆｌｌＯ図に示すように、フォトレジスト４をマ
スクとして絶８膜３を例えばウェットエツチングにより
サイドエツチングする。
スクとして絶８膜３を例えばウェットエツチングにより
サイドエツチングする。
次に、フォトレジスト４を除去した後、絶縁膜３の１１
１０３ａを通じて半導体基板１中に例えばヒ素のような
ｎ型不純物を実施例Ｉと同様な条件でイオン打ち込みす
ることにより、第１１図に示すように、ｎ型の埋め込み
チャネル領域５を形成する。
１０３ａを通じて半導体基板１中に例えばヒ素のような
ｎ型不純物を実施例Ｉと同様な条件でイオン打ち込みす
ることにより、第１１図に示すように、ｎ型の埋め込み
チャネル領域５を形成する。
この後、実施例■の第３図〜第５図に示すと同様に工程
を進めて、埋め込みチャネル型ＭＯＳトランジスタを素
子とするＭＯＳ ＬＳＩを完成させる。
を進めて、埋め込みチャネル型ＭＯＳトランジスタを素
子とするＭＯＳ ＬＳＩを完成させる。
この実施例■によっても、実施例Ｉ、■と同様に、ホッ
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるＶｔｈ−Ｌｇ特性の向上、及びソース領域９及びド
レイン領域１ｏの接合耐圧の向上を図ることができる。
トキャリア効果の抑制、ショートチャネル効果の抑制に
よるＶｔｈ−Ｌｇ特性の向上、及びソース領域９及びド
レイン領域１ｏの接合耐圧の向上を図ることができる。
以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
づき具体的に説明したが、本発明は前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変形し得ることは勿論である。
例えば、上述の実施例１〜ｍにおいてはｎチャネルの埋
め込みチャネル型ＭＯＳトランジスタについて説明した
が１本発明は、Ｐチャネルの埋め込みチャネル型ＭＯＳ
トランジスタにも適用することが可能である。また１本
発明は、ダイナミックＲＡＭ （Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）、スタチックＲＡＭ、論理ＬＳ
Ｉ等のＭＯＳ ＬＳＩその他の埋め込みチャネル型Ｍ
ＯＳトランジスタを有する各種！４′：８体集積回路装
置に適用することができる。
め込みチャネル型ＭＯＳトランジスタについて説明した
が１本発明は、Ｐチャネルの埋め込みチャネル型ＭＯＳ
トランジスタにも適用することが可能である。また１本
発明は、ダイナミックＲＡＭ （Ｒａｎｄｏｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）、スタチックＲＡＭ、論理ＬＳ
Ｉ等のＭＯＳ ＬＳＩその他の埋め込みチャネル型Ｍ
ＯＳトランジスタを有する各種！４′：８体集積回路装
置に適用することができる。
また１本発明は、ＭＯＳトランジスタに限らずＭＩＳ型
トランジスタ（ＦＥＴ）にも適用できる。
トランジスタ（ＦＥＴ）にも適用できる。
本願において開示される発明のうち９代表的なものによ
って得られる効果を簡単に説明すれば。
って得られる効果を簡単に説明すれば。
下記のとおりである。
すな、ｂち、ソース領域及びドレイン領域の接合耐圧の
向上を図ることができる。
向上を図ることができる。
第１図〜第５図は１本発明の実施例ＩによるＭｏ５ｒ−
ｓｘの製造方法を工程順に説明するための断面図。 第６図〜第８図は１本発明の実施例■によるＭＯＳＬＳ
Ｉの製造方法を工程順に説明するための断面図。 第９図〜第１１図は、本発明の実施例■によるＭＯＳＬ
ＳＩの製造方法を工程順に説明するための断面図である
。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３．１２・・・絶Ｂ膜、５・・・埋め込みチャネル領域
。 ６・・・側壁、７・・・半導体領域、８・・・ゲート絶
縁膜。 ９・・・ソース領域、１０・・・ドレイン領域、１１・
・・ゲート？！！極、１６．１７・・・電極である。
ｓｘの製造方法を工程順に説明するための断面図。 第６図〜第８図は１本発明の実施例■によるＭＯＳＬＳ
Ｉの製造方法を工程順に説明するための断面図。 第９図〜第１１図は、本発明の実施例■によるＭＯＳＬ
ＳＩの製造方法を工程順に説明するための断面図である
。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
。 ３．１２・・・絶Ｂ膜、５・・・埋め込みチャネル領域
。 ６・・・側壁、７・・・半導体領域、８・・・ゲート絶
縁膜。 ９・・・ソース領域、１０・・・ドレイン領域、１１・
・・ゲート？！！極、１６．１７・・・電極である。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の埋め込みチャネル領域と、第１導電型
のソース領域及びドレイン領域と、前記埋め込みチャネ
ル領域の下方に設けられている第２導電型の半導体領域
とを有する埋め込みチャネル型ＭＩＳトランジスタを具
備する半導体集積回路装置であって、前記ソース領域及
び前記ドレイン領域と前記半導体領域とを互いに分離し
て設けたことを特徴とする半導体集積回路装置。 ２、前記埋め込みチャネル型ＭＩＳトランジスタがｎチ
ャネルＭＩＳトランジスタであることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。 ３、前記半導体集積回路装置がＭＩＳＬＳＩであること
を特徴とする特許請求の範囲第１項又は第２項記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225960A JPS6381978A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225960A JPS6381978A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381978A true JPS6381978A (ja) | 1988-04-12 |
Family
ID=16837581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225960A Pending JPS6381978A (ja) | 1986-09-26 | 1986-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518623B1 (en) * | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
| US7705396B2 (en) | 2005-06-08 | 2010-04-27 | Sharp Kabushiki Kaisha | Trench type MOSFET and method of fabricating the same |
-
1986
- 1986-09-26 JP JP61225960A patent/JPS6381978A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518623B1 (en) * | 2000-06-09 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a buried-channel MOS structure |
| US7705396B2 (en) | 2005-06-08 | 2010-04-27 | Sharp Kabushiki Kaisha | Trench type MOSFET and method of fabricating the same |
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