JPS6382033A - フレ−ム変換回路 - Google Patents
フレ−ム変換回路Info
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- JPS6382033A JPS6382033A JP22666586A JP22666586A JPS6382033A JP S6382033 A JPS6382033 A JP S6382033A JP 22666586 A JP22666586 A JP 22666586A JP 22666586 A JP22666586 A JP 22666586A JP S6382033 A JPS6382033 A JP S6382033A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 67
- 108010076504 Protein Sorting Signals Proteins 0.000 claims abstract description 18
- 238000000926 separation method Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000009466 transformation Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はフレーム変換回路に関し、特に夫々がフレーム
構成されている複数本の入力ディジタル信号列を複数フ
レーム単位でフレーム変換するフレーム変換回路に関す
るものである。
構成されている複数本の入力ディジタル信号列を複数フ
レーム単位でフレーム変換するフレーム変換回路に関す
るものである。
従来技術
第４図に複数本の入力ディジタル信号列をフレーム変換
する従来例回路のブロックが示されている。図において
、１０１−１〜１０１−ｎはｍ列変換回路であって、入
力ディジタル信号１−１〜１−ｎをｍ列（ｎ、ｍは２以
上の自然数）に変換してｍ本の信＠２−１〜２−ｎを出
力する回路である。１０３−１〜１０３−ｎは第一のア
ドレス出力回路であって、入力ディジタル信号列側のフ
レーム構成を持つ信号をシステム内フレーム構成を持つ
信゛号列中の任意のタイムスロットに変換又は逆変換を
行うために、記憶回路１０５−１〜１０５−ｎを制御し
ｎ個の記憶回路１０５−１〜１０５−ｎ毎に個別の第一
のアドレス４−１〜４−ｎを夫々出力する回路である。
する従来例回路のブロックが示されている。図において
、１０１−１〜１０１−ｎはｍ列変換回路であって、入
力ディジタル信号１−１〜１−ｎをｍ列（ｎ、ｍは２以
上の自然数）に変換してｍ本の信＠２−１〜２−ｎを出
力する回路である。１０３−１〜１０３−ｎは第一のア
ドレス出力回路であって、入力ディジタル信号列側のフ
レーム構成を持つ信号をシステム内フレーム構成を持つ
信゛号列中の任意のタイムスロットに変換又は逆変換を
行うために、記憶回路１０５−１〜１０５−ｎを制御し
ｎ個の記憶回路１０５−１〜１０５−ｎ毎に個別の第一
のアドレス４−１〜４−ｎを夫々出力する回路である。
１０４−１〜１０４−ｎは第二のアドレス出力回路であ
って、システム内フレーム構成を持つ信号列を入力ディ
ジタル信号列側のフレーム構成を持つ信号へ変換又は逆
変換を行うために、記憶回路１０５−１〜１０５−ｎを
制御しｎ個の記憶回路１０５−１〜１０５−ｎ毎に個別
の第二のアドレス信号５−１〜５−ｎを夫々出力する回
路である。
って、システム内フレーム構成を持つ信号列を入力ディ
ジタル信号列側のフレーム構成を持つ信号へ変換又は逆
変換を行うために、記憶回路１０５−１〜１０５−ｎを
制御しｎ個の記憶回路１０５−１〜１０５−ｎ毎に個別
の第二のアドレス信号５−１〜５−ｎを夫々出力する回
路である。
１０５は記憶回路であって、ｍ本の信号２−１〜２−ｎ
を第一のアドレス４−１〜４−ｎに従いｊフレーム単位
（ｊは２以上の自然数）で書込み、またｍ本の信号列６
−１〜５−ｎを第二のアドレス５−１〜５−ｎに従いｊ
フレーム単位で読出す。更に、ｍ本の信号列７を第二の
アドレス５−１〜５−ｎに従いｊフレーム単位で書込み
、またｍ本の信号１２−１〜１２−ｎを第一のアドレス
４−１〜４−ｎに従いｊフレーム単位で読出してフレー
ム変換を行う回路である。
を第一のアドレス４−１〜４−ｎに従いｊフレーム単位
（ｊは２以上の自然数）で書込み、またｍ本の信号列６
−１〜５−ｎを第二のアドレス５−１〜５−ｎに従いｊ
フレーム単位で読出す。更に、ｍ本の信号列７を第二の
アドレス５−１〜５−ｎに従いｊフレーム単位で書込み
、またｍ本の信号１２−１〜１２−ｎを第一のアドレス
４−１〜４−ｎに従いｊフレーム単位で読出してフレー
ム変換を行う回路である。
１０７−１〜１０７−ｎは列変換回路であって、記憶回
路１０５−１〜１０５−ｎの出力のｍ本の信号１２−１
〜１２−ｎをｍ列変換回路１０１−１〜１０１−ｎの変
換とは逆の変換を行い、入力ディジタル信号列１−１〜
１−ｎと同じフレーム構成を持つディジタル信号列１〇
−１〜１０−ｎを出力する回路である。１０８は多重処
理回路であって、ｎ個の記憶回路１０５−１〜１０５−
ｎにおいて、各記憶回路１０５−１〜１０５−ｎ個別に
任意のタイムスロットへ変換されたｎ組のｍ本の信号列
６−１〜５−ｎの多重処理を行いｍ本の多重信号１１を
出力する回路である。
路１０５−１〜１０５−ｎの出力のｍ本の信号１２−１
〜１２−ｎをｍ列変換回路１０１−１〜１０１−ｎの変
換とは逆の変換を行い、入力ディジタル信号列１−１〜
１−ｎと同じフレーム構成を持つディジタル信号列１〇
−１〜１０−ｎを出力する回路である。１０８は多重処
理回路であって、ｎ個の記憶回路１０５−１〜１０５−
ｎにおいて、各記憶回路１０５−１〜１０５−ｎ個別に
任意のタイムスロットへ変換されたｎ組のｍ本の信号列
６−１〜５−ｎの多重処理を行いｍ本の多重信号１１を
出力する回路である。
第４図に示すような従来回路では、０本の入力ディジタ
ル信号１−１〜１−ｎについてそれぞれ重複しないよう
に個別の第一のアドレス４−１〜４−ｎと個別の第二の
アドレス５−１〜５−ｎによりｎ個の記憶回路１０５−
１〜１０５−ｎを用いてフレーム変換を行い、変換後の
ｎ組のｍ本の信号列６−１〜６−ｎを多重処理回路１０
８を用いてシステム内フレーム構成を持つｍ本の多重信
号１１へ変換している。
ル信号１−１〜１−ｎについてそれぞれ重複しないよう
に個別の第一のアドレス４−１〜４−ｎと個別の第二の
アドレス５−１〜５−ｎによりｎ個の記憶回路１０５−
１〜１０５−ｎを用いてフレーム変換を行い、変換後の
ｎ組のｍ本の信号列６−１〜６−ｎを多重処理回路１０
８を用いてシステム内フレーム構成を持つｍ本の多重信
号１１へ変換している。
一方、逆にｍ本の信号列７を記憶回路１０５−１〜１０
５−ｎの共通入力として個別の第一のアドレス４−１〜
４−ｎと個別の第二のアドレス５−１〜５−ｎによりｎ
個の記憶回路１０５−１〜１０５−ｎを用いて変換を行
い、変換後のｎ組のｍ本の信号１２−１〜１２−ｎをｍ
列変換回路１０１−１〜１０１−ｎの変換に対して逆の
変換をｎ個の列変換回路１０７−１〜１０７−ｎで行い
、入力ディジタル信号１−１〜１−ｎと同じフレーム構
成を持つｎ木のディジタル信号１０−１〜１０−ｎへ変
換している。
５−ｎの共通入力として個別の第一のアドレス４−１〜
４−ｎと個別の第二のアドレス５−１〜５−ｎによりｎ
個の記憶回路１０５−１〜１０５−ｎを用いて変換を行
い、変換後のｎ組のｍ本の信号１２−１〜１２−ｎをｍ
列変換回路１０１−１〜１０１−ｎの変換に対して逆の
変換をｎ個の列変換回路１０７−１〜１０７−ｎで行い
、入力ディジタル信号１−１〜１−ｎと同じフレーム構
成を持つｎ木のディジタル信号１０−１〜１０−ｎへ変
換している。
しかしながら、このような従来回路では、複数の入力デ
ィジタル信号列の各々でフレーム変換及びその逆変換を
行っているので、入力ディジタル信号列の本数が増大す
るにつれて回路規模も増大し、また入力ディジタル信号
列毎に記憶回路が必要となる。しかも個々の入力ディジ
タル信号列に対する記憶回路のアドレスも異なるので効
率が悪いという欠点がある。
ィジタル信号列の各々でフレーム変換及びその逆変換を
行っているので、入力ディジタル信号列の本数が増大す
るにつれて回路規模も増大し、また入力ディジタル信号
列毎に記憶回路が必要となる。しかも個々の入力ディジ
タル信号列に対する記憶回路のアドレスも異なるので効
率が悪いという欠点がある。
発明の目的
本発明の目的は、回路の簡素化を図って回路規模を縮少
可能としたフレーム変換回路を提供することである。
可能としたフレーム変換回路を提供することである。
発明の構成
本発明によれば、夫々が同一フレーム構成を有するｎ個
（ｎは２ｇ、上の整数）の入力ディジタル信号列をシス
テム内フレーム構成を有する信号列に変換するフレーム
変換回路であって、前記入力信号列を該信号列毎にｍ列
（ｍは２以上の整数）に変換してｍ本の信号を出力する
ｎ個のｍ列変換回路と、これ等ｍ列変換回路の出力信号
についてｉ番目（ｉは１≦ｉ≦ｍを満足する整数）同士
を多重化してｍ本の多重信号を出力する多重化回路と、
この多重化回路の多重信号を記憶する記憶回路と、この
記憶回路の多重信号をシステム内フレーム構成を有する
信号列に変換してｍ本の信号列として読出す読出し制御
回路とを有することを特徴とするフレーム変換回路が得
られる。
（ｎは２ｇ、上の整数）の入力ディジタル信号列をシス
テム内フレーム構成を有する信号列に変換するフレーム
変換回路であって、前記入力信号列を該信号列毎にｍ列
（ｍは２以上の整数）に変換してｍ本の信号を出力する
ｎ個のｍ列変換回路と、これ等ｍ列変換回路の出力信号
についてｉ番目（ｉは１≦ｉ≦ｍを満足する整数）同士
を多重化してｍ本の多重信号を出力する多重化回路と、
この多重化回路の多重信号を記憶する記憶回路と、この
記憶回路の多重信号をシステム内フレーム構成を有する
信号列に変換してｍ本の信号列として読出す読出し制御
回路とを有することを特徴とするフレーム変換回路が得
られる。
更に本発明によれば、夫々が同一フレーム構成を有する
ｎ個（ｎは２以上の整数）の入力ディジタル信号列をシ
ステム内フレーム構成を有する信号列に変換すると共に
この変換の逆変換をなすフレーム変換回路であって、前
記入力信号列を該信号列毎にｍ列（ｍは２以上の整数）
に変換してｍ本の信号を出力するｎ個のｍ列変換回路と
、これ等ｍ列変換回路の出力信号についてｉ番目（ｉは
１≦ｉ≦ｍを満足する整数）同士を多重化してｍ本の多
重信号を出力する多重化回路と、この多重化回路の多重
信号を記憶する記憶回路と、この記憶回路の多重信号を
システム内フレーム構成を有する信号列に変換してｍ本
の信号列として読出すと共に、前記システム内フレーム
構成を有するｍ本の信号列を前記記憶回路へ書込み制御
する記憶制御回路と、前記記憶回路のシステム内フレー
ム構成を有するｍ本の信号列を読出して前記多重化回路
と逆の変換処理を行ってｍ本の分離信号を０組出力する
分離回路と、この分離回路のｍ本の分離信号を１組づつ
前記ｍ列変換回路と逆の変換処理を行って前記入力ディ
ジタル信号列と同一のフレーム構成を有するｎ個のディ
ジタル信号列に変換するｎ個の列変換回路とを有するこ
とを特徴とするフレーム変換回路が得られる。
ｎ個（ｎは２以上の整数）の入力ディジタル信号列をシ
ステム内フレーム構成を有する信号列に変換すると共に
この変換の逆変換をなすフレーム変換回路であって、前
記入力信号列を該信号列毎にｍ列（ｍは２以上の整数）
に変換してｍ本の信号を出力するｎ個のｍ列変換回路と
、これ等ｍ列変換回路の出力信号についてｉ番目（ｉは
１≦ｉ≦ｍを満足する整数）同士を多重化してｍ本の多
重信号を出力する多重化回路と、この多重化回路の多重
信号を記憶する記憶回路と、この記憶回路の多重信号を
システム内フレーム構成を有する信号列に変換してｍ本
の信号列として読出すと共に、前記システム内フレーム
構成を有するｍ本の信号列を前記記憶回路へ書込み制御
する記憶制御回路と、前記記憶回路のシステム内フレー
ム構成を有するｍ本の信号列を読出して前記多重化回路
と逆の変換処理を行ってｍ本の分離信号を０組出力する
分離回路と、この分離回路のｍ本の分離信号を１組づつ
前記ｍ列変換回路と逆の変換処理を行って前記入力ディ
ジタル信号列と同一のフレーム構成を有するｎ個のディ
ジタル信号列に変換するｎ個の列変換回路とを有するこ
とを特徴とするフレーム変換回路が得られる。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明によるフレーム変換回路の一実施例を示
すブロック図である。図において、１０１−１〜１０１
−ｎはｍ列変換回路であって、入力ディジタル信号列１
−１〜１−ｎをｍ列に変換しｍ本の信号２−１〜２−ｎ
を出力する回路である。１０２は多重化回路であって、
ｎ個のｍ ７ｊＩｊ変換回路出力信号２−１〜２−ｎに
ついてｉ番目（１≦ｉ≦ｍ）の信号同士を多重化し、ｍ
本の多重信号３を出力する回路である。
すブロック図である。図において、１０１−１〜１０１
−ｎはｍ列変換回路であって、入力ディジタル信号列１
−１〜１−ｎをｍ列に変換しｍ本の信号２−１〜２−ｎ
を出力する回路である。１０２は多重化回路であって、
ｎ個のｍ ７ｊＩｊ変換回路出力信号２−１〜２−ｎに
ついてｉ番目（１≦ｉ≦ｍ）の信号同士を多重化し、ｍ
本の多重信号３を出力する回路である。
１０３は第一のアドレス出力回路であって、入力ディジ
タル信号列側のフレーム構成を持つ信号列をシステム内
フレーム構成を持つ信号列に変換又はその逆変換を行う
ために記憶回路１０５を制御し、第一のアドレス４を出
力する回路である。１０４は第二のアドレス出力回路で
あって、システム内フレーム構成を持つ信号列を入力デ
ィジタル信号列側のフレーム構成を持つ信号列に変換又
はその逆変換を行うために記憶回路１０５を制御し、第
二のアドレス５を出力する回路である。１０５は記憶回
路であって、ｍ本の多重化＠３を第一のアドレス４に従
いｊフレーム単位で書込み、ｍ本の信号列６を第二のア
ドレス５に従いｊフレーム単位で読出す。そして、ｍ本
の信号列７を第二のアドレス５に従いｊフレーム単位で
書込み、ｍ本の多重信号８を第一のアドレス４に従いｊ
フレーム単位で読出しフレーム変換を行う回路である。
タル信号列側のフレーム構成を持つ信号列をシステム内
フレーム構成を持つ信号列に変換又はその逆変換を行う
ために記憶回路１０５を制御し、第一のアドレス４を出
力する回路である。１０４は第二のアドレス出力回路で
あって、システム内フレーム構成を持つ信号列を入力デ
ィジタル信号列側のフレーム構成を持つ信号列に変換又
はその逆変換を行うために記憶回路１０５を制御し、第
二のアドレス５を出力する回路である。１０５は記憶回
路であって、ｍ本の多重化＠３を第一のアドレス４に従
いｊフレーム単位で書込み、ｍ本の信号列６を第二のア
ドレス５に従いｊフレーム単位で読出す。そして、ｍ本
の信号列７を第二のアドレス５に従いｊフレーム単位で
書込み、ｍ本の多重信号８を第一のアドレス４に従いｊ
フレーム単位で読出しフレーム変換を行う回路である。
１０６は分離回路であって、記憶回路１０５の出力であ
る多重信号８に対して多重化回路１０２の変換とは逆の
変換を行い、ｍ本の分離信号９−１〜９−ｎを０組出力
する回路である。１０７−１〜１０７−ｎは列変換回路
であって、分離回路１０６の出力であるｍ本の分離信９
−１〜９−ｎを一組ずつｍ列変換回路１０１−１〜１０
１−ｎの変換とは逆の変換を行い、入力ディジタル信号
列１−１〜１−ｎと同じフレーム構成を持つディジタル
信号列１０−１〜１０−ｎを出力する回路である。
る多重信号８に対して多重化回路１０２の変換とは逆の
変換を行い、ｍ本の分離信号９−１〜９−ｎを０組出力
する回路である。１０７−１〜１０７−ｎは列変換回路
であって、分離回路１０６の出力であるｍ本の分離信９
−１〜９−ｎを一組ずつｍ列変換回路１０１−１〜１０
１−ｎの変換とは逆の変換を行い、入力ディジタル信号
列１−１〜１−ｎと同じフレーム構成を持つディジタル
信号列１０−１〜１０−ｎを出力する回路である。
以下、第１図の本発明によるフレーム変換回路について
第２．３図のタイミングチャートを用いて説明する。入
力ディジタル信号１−１〜１−ｎは第２図（ａ＞に示さ
れるフォーマットを有するとすると、ｍ列変換回路１０
１−１〜１０１−ｎでｍ列に変換されて第２図（ｂ）〜
（Ｑ）で示すｍ本の信号２−１〜２−ｎとなる。多重化
回路１０２はｎ組のｍ本の信号２−１〜２−ｎについて
第３図（ａ）〜（ｅ）に示すｉ番目の信号同士を多重化
し第３図（ｆ）に示すｍ本の多重信号３を出力する。こ
のｍ本の多重化＠３をｊフレーム単位で第一のアドレス
４に従い記憶回路１０５に書込む。ここで、第一のアド
レス４は第３図（ｆ）に示す多重信号３のそれぞれのタ
イムスロット２−１（ｉ）、 ２−２（ｉ）、 ２−３
（ｉ）、・・・・・・、 ２−ｎ（ｉ）がシステム内フ
レーム構成を持つ信号列中の任意のタイムスロットに変
換できるように情報を与える。尚（＋）はｉ番目の信号
を表わす。記憶回路１０５に書込まれたｍ本の多重信号
３はｊフレーム単位で第二のアドレス５に従いシステム
内フレーム構成に変換されｍ本の信号列６として記憶回
路１０５により出力される。
第２．３図のタイミングチャートを用いて説明する。入
力ディジタル信号１−１〜１−ｎは第２図（ａ＞に示さ
れるフォーマットを有するとすると、ｍ列変換回路１０
１−１〜１０１−ｎでｍ列に変換されて第２図（ｂ）〜
（Ｑ）で示すｍ本の信号２−１〜２−ｎとなる。多重化
回路１０２はｎ組のｍ本の信号２−１〜２−ｎについて
第３図（ａ）〜（ｅ）に示すｉ番目の信号同士を多重化
し第３図（ｆ）に示すｍ本の多重信号３を出力する。こ
のｍ本の多重化＠３をｊフレーム単位で第一のアドレス
４に従い記憶回路１０５に書込む。ここで、第一のアド
レス４は第３図（ｆ）に示す多重信号３のそれぞれのタ
イムスロット２−１（ｉ）、 ２−２（ｉ）、 ２−３
（ｉ）、・・・・・・、 ２−ｎ（ｉ）がシステム内フ
レーム構成を持つ信号列中の任意のタイムスロットに変
換できるように情報を与える。尚（＋）はｉ番目の信号
を表わす。記憶回路１０５に書込まれたｍ本の多重信号
３はｊフレーム単位で第二のアドレス５に従いシステム
内フレーム構成に変換されｍ本の信号列６として記憶回
路１０５により出力される。
一方、システム内フレーム構成を持つｍ本の信号列７は
、第二のアドレス５に従いｊフレーム単位で記憶回路１
０５に書込まれる。記憶回路１０５に書込まれたｍ本の
信号列７は第一のアドレス４に従いシステム内フレーム
構成より第３図（ｆ）に示す多重信号８となるように変
換される。記憶回路１０５より出力されたｍ本の多重信
号８は分離回路１０Ｇで多重化回路１０２で行った変換
と逆の変換を行い、第３図（ａ）〜（ｅ）に示すｎ組の
ｍ本の分離信号９−１〜９−ｎを出力する。このｍ本の
分離信号９−１〜９−ｎ（第２図（ｂ）〜（ｑ）に相当
）は−組ずつｍ列変換回路１０１で行った変換と逆の変
換を列変換回路１０７−１〜１０７−ｎで行われて第２
図（ａ）に示すディジタル信号１０−１〜１０−ｎに再
び変換される。
、第二のアドレス５に従いｊフレーム単位で記憶回路１
０５に書込まれる。記憶回路１０５に書込まれたｍ本の
信号列７は第一のアドレス４に従いシステム内フレーム
構成より第３図（ｆ）に示す多重信号８となるように変
換される。記憶回路１０５より出力されたｍ本の多重信
号８は分離回路１０Ｇで多重化回路１０２で行った変換
と逆の変換を行い、第３図（ａ）〜（ｅ）に示すｎ組の
ｍ本の分離信号９−１〜９−ｎを出力する。このｍ本の
分離信号９−１〜９−ｎ（第２図（ｂ）〜（ｑ）に相当
）は−組ずつｍ列変換回路１０１で行った変換と逆の変
換を列変換回路１０７−１〜１０７−ｎで行われて第２
図（ａ）に示すディジタル信号１０−１〜１０−ｎに再
び変換される。
こうすることにより、フレーム変換を行う過程で０本の
入力ディジタル信号列の組合せを記憶回路１０５の読出
しアドレスによって変えることにより、複数本の入力デ
ィジタル信号列のフレーム変換を容易とすることができ
ることになる。
入力ディジタル信号列の組合せを記憶回路１０５の読出
しアドレスによって変えることにより、複数本の入力デ
ィジタル信号列のフレーム変換を容易とすることができ
ることになる。
１１立１皿
以上説明したように、本発明によれば、０本の入力ディ
ジタル信号列を信号列毎にｍ列に変換し、ｎ個のｍ列変
換回路出力信号についてｉ番目の信号同士を多重化し共
通の記憶回路の入力とし、またこの記憶回路の出力につ
いて０本の入力ディジタル信号列に対して行った変換の
逆変換を行うことにより、記憶回路とアドレス出力回路
とを共通に使用することができ、しかも確実に且つ効率
良くフレーム変換及びその逆変換を行うことができると
いう効果がある。
ジタル信号列を信号列毎にｍ列に変換し、ｎ個のｍ列変
換回路出力信号についてｉ番目の信号同士を多重化し共
通の記憶回路の入力とし、またこの記憶回路の出力につ
いて０本の入力ディジタル信号列に対して行った変換の
逆変換を行うことにより、記憶回路とアドレス出力回路
とを共通に使用することができ、しかも確実に且つ効率
良くフレーム変換及びその逆変換を行うことができると
いう効果がある。
第１図は本発明の実施例のブロック図、第２図及び第３
図は第１図のブロックの動作を示す信号のフォーマット
例を示す図、第４図は従来のフレーム変換回路のブロッ
ク図である。 主要部分の符号の説明 １０１−１〜１０１−ｎ・・・・・・ｍ列変換回路１０
２・・・・・・多重化回路 １０３、１０４・・・・・・アドレス出力回路１０５・
・・・・・記憶回路 １０６・・・・・・分離回路 １０７−１〜１０７−ｎ・・・・・・列変換回路（９）
ｍ
図は第１図のブロックの動作を示す信号のフォーマット
例を示す図、第４図は従来のフレーム変換回路のブロッ
ク図である。 主要部分の符号の説明 １０１−１〜１０１−ｎ・・・・・・ｍ列変換回路１０
２・・・・・・多重化回路 １０３、１０４・・・・・・アドレス出力回路１０５・
・・・・・記憶回路 １０６・・・・・・分離回路 １０７−１〜１０７−ｎ・・・・・・列変換回路（９）
ｍ
Claims (2)
- （１）夫々が同一フレーム構成を有するｎ個（ｎは２以
上の整数）の入力ディジタル信号列をシステム内フレー
ム構成を有する信号列に変換するフレーム変換回路であ
つて、前記入力信号列を該信号列毎にｍ列（ｍは２以上
の整数）に変換してｍ本の信号を出力するｎ個のｍ列変
換回路と、これ等ｍ列変換回路の出力信号についてｉ番
目（ｉは１≦ｉ≦ｍを満足する整数）同士を多重化して
ｍ本の多重信号を出力する多重化回路と、この多重化回
路の多重信号を記憶する記憶回路と、この記憶回路の多
重信号をシステム内フレーム構成を有する信号列に変換
してｍ本の信号列として読出す読出し制御回路とを有す
ることを特徴とするフレーム変換回路。 - （２）夫々が同一フレーム構成を有するｎ個（ｎは２以
上の整数）の入力ディジタル信号列をシステム内フレー
ム構成を有する信号列に変換すると共にこの変換の逆変
換をなすフレーム変換回路であつて、前記入力信号列を
該信号列毎にｍ列（ｍは２以上の整数）に変換してｍ本
の信号を出力するｎ個のｍ列変換回路と、これ等ｍ列変
換回路の出力信号についてｉ番目（ｉは１≦ｉ≦ｍを満
足する整数）同士を多重化してｍ本の多重信号を出力す
る多重化回路と、この多重化回路の多重信号を記憶する
記憶回路と、この記憶回路の多重信号をシステム内フレ
ーム構成を有する信号列に変換してｍ本の信号列として
読出すと共に、前記システム内フレーム構成を有するｍ
本の信号列を前記記憶回路へ書込み制御する記憶制御回
路と、前記記憶回路のシステム内フレーム構成を有する
ｍ本の信号列を読出して前記多重化回路と逆の変換処理
を行ってｍ本の分離信号をｎ組出力する分離回路と、こ
の分離回路のｍ本の分離信号を１組づつ前記ｍ列変換回
路と逆の変換処理を行つて前記入力ディジタル信号列と
同一のフレーム構成を有するｎ個のディジタル信号列に
変換するｎ個の列変換回路とを有することを特徴とする
フレーム変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666586A JPS6382033A (ja) | 1986-09-25 | 1986-09-25 | フレ−ム変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22666586A JPS6382033A (ja) | 1986-09-25 | 1986-09-25 | フレ−ム変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382033A true JPS6382033A (ja) | 1988-04-12 |
Family
ID=16848737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22666586A Pending JPS6382033A (ja) | 1986-09-25 | 1986-09-25 | フレ−ム変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382033A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562527B2 (en) | 2005-10-07 | 2009-07-21 | Toyota Jidosha Kabushiki Kaisha | Internal combustion engine with a supercharger |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660129A (en) * | 1979-10-22 | 1981-05-23 | Nec Corp | Multiplex multiple separating circuit |
| JPS5816154A (ja) * | 1981-07-22 | 1983-01-29 | 松下冷機株式会社 | 冷凍装置 |
-
1986
- 1986-09-25 JP JP22666586A patent/JPS6382033A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660129A (en) * | 1979-10-22 | 1981-05-23 | Nec Corp | Multiplex multiple separating circuit |
| JPS5816154A (ja) * | 1981-07-22 | 1983-01-29 | 松下冷機株式会社 | 冷凍装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562527B2 (en) | 2005-10-07 | 2009-07-21 | Toyota Jidosha Kabushiki Kaisha | Internal combustion engine with a supercharger |
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