JPS6382196A - 時間スイツチ制御回路 - Google Patents
時間スイツチ制御回路Info
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- JPS6382196A JPS6382196A JP22782686A JP22782686A JPS6382196A JP S6382196 A JPS6382196 A JP S6382196A JP 22782686 A JP22782686 A JP 22782686A JP 22782686 A JP22782686 A JP 22782686A JP S6382196 A JPS6382196 A JP S6382196A
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- time
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、時分割通話路装置における時間スイッチ制御
回路に関するものである。
回路に関するものである。
（従来の技術）
従来のこのような分野の技術としては、日本電信電話株
式会社編［ディジタル交換機（ＴＶ）Ｊ（（財）電気通
信共済会発行、Ｐ６７〜９３． １０３〜１２４、 １
４８〜１７１）に開示されたものがある。以下、これに
従って説明する。但し、前記文献記載の装置は通話路を
大容量化するため、１次時間スイッチ−ハイウェイスイ
ッチ−２次時間スイッチの３段構成の通話路となってい
るが、説明を簡単にするため、以下、通話路は時間スイ
ッチ１段で構成されているものとして説明する。
式会社編［ディジタル交換機（ＴＶ）Ｊ（（財）電気通
信共済会発行、Ｐ６７〜９３． １０３〜１２４、 １
４８〜１７１）に開示されたものがある。以下、これに
従って説明する。但し、前記文献記載の装置は通話路を
大容量化するため、１次時間スイッチ−ハイウェイスイ
ッチ−２次時間スイッチの３段構成の通話路となってい
るが、説明を簡単にするため、以下、通話路は時間スイ
ッチ１段で構成されているものとして説明する。
第２図は時分割通話路装置の概要を示すブロック図で、
図中、１は交換機全体の制御を司どる中央制御装置（Ｃ
Ｐ）、２は中央制御装置１からの指示によりＳＰババス
制御するＳＰババス御装置（ＳＰＢＣ） 、３はＳＰオ
ーダおよびアンサが伝達されるＳＰババス４はＳＰ系装
置とＳＰババスのインタフェースを司どるＳＰパスイン
タフエ−ス装置（ＳＰＩＦ）、５はＳＰバスインタフェ
ース装置４からの情報に基づいて通話路を制御する制御
回路（ＣＯＮＴ＞、６は制御回路５がらの情報に基づい
て時間スイッチを制御する情報を保持する保持メモリ（
ＳＣＭ） 、７は保持メモリ６からの情報に基づいて交
換動作を行なう通話メモリ（ＳＰＭ）、８は音声（６４
Ｋｂ／ｓ）が多重化された入ハイウェイ（入１−ＩＷ）
、９は入ハイウエイ８上の音声が通話メモリ７により交
換された結果が出力される出ハイウェイ（出ＨＷ）、１
０はＳＰババス御装置２配下の他のＳＰ系装置である。
図中、１は交換機全体の制御を司どる中央制御装置（Ｃ
Ｐ）、２は中央制御装置１からの指示によりＳＰババス
制御するＳＰババス御装置（ＳＰＢＣ） 、３はＳＰオ
ーダおよびアンサが伝達されるＳＰババス４はＳＰ系装
置とＳＰババスのインタフェースを司どるＳＰパスイン
タフエ−ス装置（ＳＰＩＦ）、５はＳＰバスインタフェ
ース装置４からの情報に基づいて通話路を制御する制御
回路（ＣＯＮＴ＞、６は制御回路５がらの情報に基づい
て時間スイッチを制御する情報を保持する保持メモリ（
ＳＣＭ） 、７は保持メモリ６からの情報に基づいて交
換動作を行なう通話メモリ（ＳＰＭ）、８は音声（６４
Ｋｂ／ｓ）が多重化された入ハイウェイ（入１−ＩＷ）
、９は入ハイウエイ８上の音声が通話メモリ７により交
換された結果が出力される出ハイウェイ（出ＨＷ）、１
０はＳＰババス御装置２配下の他のＳＰ系装置である。
なお、保持メモリ６および通話メモリ７により時間スイ
ッチ（ＴＳＷ）１１が構成される。
ッチ（ＴＳＷ）１１が構成される。
次に、時間スイッチ１１の制御動作について説明する。
中央制御装置１は呼制御情報に基づき、入ハイウェイ８
のタイムスロットＴＳｉを出ハイウェイ９のタイムスロ
ットＴＳｊに交換することを識別すると、ＳＰババス御
装置２、ＳＰＰ２Ｓ５ＳＰバスインタフェース装Ｗ４を
経由して、ＳＰオーダを制御回路５に２回送出する。こ
こで、第１回目のＳＰオーダにはタイムスロットＴＳｊ
のタイムスロット番号Ａが含まれ、第２回目のＳＰオー
ダにはタイムスロットＴＳｉのタイムスロット番号Ｂが
含まれている。
のタイムスロットＴＳｉを出ハイウェイ９のタイムスロ
ットＴＳｊに交換することを識別すると、ＳＰババス御
装置２、ＳＰＰ２Ｓ５ＳＰバスインタフェース装Ｗ４を
経由して、ＳＰオーダを制御回路５に２回送出する。こ
こで、第１回目のＳＰオーダにはタイムスロットＴＳｊ
のタイムスロット番号Ａが含まれ、第２回目のＳＰオー
ダにはタイムスロットＴＳｉのタイムスロット番号Ｂが
含まれている。
制御回路５は、まず、ＳＰバスインタフェース装＠４よ
り情報Ａを保持メモリ６のアドレス情報として受信し、
さらに情報Ｂを保持メモリ６のデータとじて受信する。
り情報Ａを保持メモリ６のアドレス情報として受信し、
さらに情報Ｂを保持メモリ６のデータとじて受信する。
その後、制御回路５は該アドレス情報およびデータを、
保持メモリ６のデータ受信時間内において、保持メモリ
６に送出し、保持メモリ６ではこれを保持する。
保持メモリ６のデータ受信時間内において、保持メモリ
６に送出し、保持メモリ６ではこれを保持する。
一方、時間スイッチ１１はシーケンシャルライト／ラン
ダムリードモードで動作しており、入ハイウェイ８に多
重化されている各タイムスロットは到着順に通話メモリ
７に順番に書込まれている。
ダムリードモードで動作しており、入ハイウェイ８に多
重化されている各タイムスロットは到着順に通話メモリ
７に順番に書込まれている。
而して、保持メモリ６に保持されている内容に従って、
通話メモリ７の内容をランダムに読出せば、所定の１タ
イムスロツトの交換、即ち入ハイウエイ８上のタイムス
ロットＴＳｉが出ハイウエイ９上のタイムスロットＴＳ
ｊに交換されることになる。
通話メモリ７の内容をランダムに読出せば、所定の１タ
イムスロツトの交換、即ち入ハイウエイ８上のタイムス
ロットＴＳｉが出ハイウエイ９上のタイムスロットＴＳ
ｊに交換されることになる。
（発明が解決しようとする問題点）
ところで前記構成の装置では、音声（６４Ｋｂ／ｓ ；
ハイウェイ上の１タイムスロツト）以上の帯域をもった
データ、例えば３８４ Ｋ ｂ／ｓ （６４Ｋｂ／ｓ
ｘ６；ハイウェイ上の６タイムスロツト）のデータを交
換する場合、中央制御装置１では、呼制御情報から６組
（２ＳＰオ一ダ／組）のＳＰオーダを作成する必要があ
る。即ち、１つの呼に対するデータの帯域が広がるほど
、中央制御装置１の処理にかかる負担が大きくなり、ま
た、一方、ＳＰＰ２Ｓ５はＳＰオーダが増加するので、
その分、バスを占有する時間が増大し、ＳＰＰ２Ｓ５ス
ループットを低下させるという問題点があった。
ハイウェイ上の１タイムスロツト）以上の帯域をもった
データ、例えば３８４ Ｋ ｂ／ｓ （６４Ｋｂ／ｓ
ｘ６；ハイウェイ上の６タイムスロツト）のデータを交
換する場合、中央制御装置１では、呼制御情報から６組
（２ＳＰオ一ダ／組）のＳＰオーダを作成する必要があ
る。即ち、１つの呼に対するデータの帯域が広がるほど
、中央制御装置１の処理にかかる負担が大きくなり、ま
た、一方、ＳＰＰ２Ｓ５はＳＰオーダが増加するので、
その分、バスを占有する時間が増大し、ＳＰＰ２Ｓ５ス
ループットを低下させるという問題点があった。
本発明は前記問題点を除去し、音声用交換機を用いて、
中央制御装置の処理能力やＳＰババススループットを低
下させることなく、音声以上に帯域の広い情報を交換で
きる装置を提供することを目的とする。
中央制御装置の処理能力やＳＰババススループットを低
下させることなく、音声以上に帯域の広い情報を交換で
きる装置を提供することを目的とする。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、通話メモリと保
持メモリとで構成される１間スイッチの保持メモリに、
中央制御装置からのオーダに従って通話メモリの読出し
アドレス又は書込みアドレスを書込み、タイムスロット
交換を制御する時間スイッチ制御回路において、ｎ（ｎ
は正の整数）個のタイムスロットで構成される呼の先頭
のタイムスロット番号およびタイムスロット数ｎの情報
を含む中央制御装置よりのオーダに基づいて２番目以降
のタイムスロット番号を作成する回路を設け、先頭のタ
イムスロット番号および２番目以降のタイムスロット番
号を保持メモリに順次送出するようになした。
持メモリとで構成される１間スイッチの保持メモリに、
中央制御装置からのオーダに従って通話メモリの読出し
アドレス又は書込みアドレスを書込み、タイムスロット
交換を制御する時間スイッチ制御回路において、ｎ（ｎ
は正の整数）個のタイムスロットで構成される呼の先頭
のタイムスロット番号およびタイムスロット数ｎの情報
を含む中央制御装置よりのオーダに基づいて２番目以降
のタイムスロット番号を作成する回路を設け、先頭のタ
イムスロット番号および２番目以降のタイムスロット番
号を保持メモリに順次送出するようになした。
（作 用）
本発明によれば、中央制御装置より送出されるところの
先頭のタイムスロット番号およびタイムスロット数ｎの
情報を含むオーダに基づいて、２番目以降のタイムスロ
ット番号が作成され、前記先頭のタイムスロット番号お
よびこれに続く２番目以降のタイムスロット番号が時間
スイッチの保持メモリに送出され、これによってタイム
スロット交換がなされる。
先頭のタイムスロット番号およびタイムスロット数ｎの
情報を含むオーダに基づいて、２番目以降のタイムスロ
ット番号が作成され、前記先頭のタイムスロット番号お
よびこれに続く２番目以降のタイムスロット番号が時間
スイッチの保持メモリに送出され、これによってタイム
スロット交換がなされる。
（実施例）
第１図は本発明の第１の実施例を示すもので、図中、５
ａは制御回路（ＣＯＮＴ）、２１はタイミング回路（Ｔ
ＩＭ）、２２．２３は選択回路（ＳＥＬＦ、２４は加算
回路（ＡＤＤ）、２５はフリップフロップ（ＦＦ）であ
る。
ａは制御回路（ＣＯＮＴ）、２１はタイミング回路（Ｔ
ＩＭ）、２２．２３は選択回路（ＳＥＬＦ、２４は加算
回路（ＡＤＤ）、２５はフリップフロップ（ＦＦ）であ
る。
制御回路５ａは、図示しないＳＰバスインタフェース装
置（ＳＰＩＦ＞より送出される情報、即ちｎ（ｎは正の
整数）個のタイムスロットで構成される呼の先頭のタイ
ムスロット番号、例えばＡ１、およびタイムスロット数
ｎの情報を受信し、該情報Ａ１を信号線２６．２７を介
して選択回路２２．２３の′ｂ もに、信号線２８を介して情報ｎをタイミング回路２１
に送出する。
置（ＳＰＩＦ＞より送出される情報、即ちｎ（ｎは正の
整数）個のタイムスロットで構成される呼の先頭のタイ
ムスロット番号、例えばＡ１、およびタイムスロット数
ｎの情報を受信し、該情報Ａ１を信号線２６．２７を介
して選択回路２２．２３の′ｂ もに、信号線２８を介して情報ｎをタイミング回路２１
に送出する。
タイミング回路２１は前記情報ｎに基づいて、選択回路
２２．２３の選択、およびフリップフロップ２５の信号
ラッチを制御する。
２２．２３の選択、およびフリップフロップ２５の信号
ラッチを制御する。
選択回路２２．２３のｂ
信号線２９．３０を介してフリップフロップ２５の出力
をそれぞれ受信し、制御線３１．３２を介してタイミン
グ回路２１により送出される選択信号に基づいて、１１
０ ＩＩ側又はｂ 力のいずれか一方を選択的に出力する。
をそれぞれ受信し、制御線３１．３２を介してタイミン
グ回路２１により送出される選択信号に基づいて、１１
０ ＩＩ側又はｂ 力のいずれか一方を選択的に出力する。
加算回路２４は、信号線３３を介して選択回路２２の出
力を受信し、これに（ｌｔＩｍを加算する。
力を受信し、これに（ｌｔＩｍを加算する。
フリップフロップ２５は加算回路２４の出力を信号線３
４を介して受信し、これをタイミング回路２１から制御
線３５を介して受ける制御信号で一時記憶する。
４を介して受信し、これをタイミング回路２１から制御
線３５を介して受ける制御信号で一時記憶する。
前記装置は、制御回路５ａが受信した６４Ｋｂ／ｓのｎ
倍の帯域を有する呼の先頭のタイムスロット番号Ａ１と
タイムスロット数ｎ等の情報から、タイムスロット番号
Ａ２ 、 Ａ３ 、・・・・・・Ａｎの情報を作成し、
選択回路２３の出力より、図示しない保持メモリ（ＳＣ
Ｍ）に送出する。ここで、６４Ｋ ｂ／ｓのｎ倍の帯域
を有する呼において、ｎ個のタイムスロットが等間隔ｍ
でハイウェイ上に配置されているものとする。これは、
入ハイウェイ、出ハイウェイとも同じである。
倍の帯域を有する呼の先頭のタイムスロット番号Ａ１と
タイムスロット数ｎ等の情報から、タイムスロット番号
Ａ２ 、 Ａ３ 、・・・・・・Ａｎの情報を作成し、
選択回路２３の出力より、図示しない保持メモリ（ＳＣ
Ｍ）に送出する。ここで、６４Ｋ ｂ／ｓのｎ倍の帯域
を有する呼において、ｎ個のタイムスロットが等間隔ｍ
でハイウェイ上に配置されているものとする。これは、
入ハイウェイ、出ハイウェイとも同じである。
次に前記装置の動作を説明する。
情報Ａ１およびｎを受信すると、制御回路５ａは信号線
２６．２７に情報Ａ１を送出覆るとともに、制御線２８
に情報ｎを送出する。該情報ｎを受信すると、タイミン
グ回路２１は、まず、選択回路２２．２３の゛Ｏ″側入
側合力択する制御信号を制御線３１．３２経由で選択回
路２２゜２３に送出する。
２６．２７に情報Ａ１を送出覆るとともに、制御線２８
に情報ｎを送出する。該情報ｎを受信すると、タイミン
グ回路２１は、まず、選択回路２２．２３の゛Ｏ″側入
側合力択する制御信号を制御線３１．３２経由で選択回
路２２゜２３に送出する。
この時、タイムスロット番号Ａ１の情報が信号線２６．
２７を経由して選択回路２２．２３の１１ ＯＩＩ側大
入力各々制御回路５ａから送出されており、選択回路２
２．２３の出力に情報Ａ１が送出される。
２７を経由して選択回路２２．２３の１１ ＯＩＩ側大
入力各々制御回路５ａから送出されており、選択回路２
２．２３の出力に情報Ａ１が送出される。
次に加算回路２４に入力された情報Ａ１は数値ｍが加算
されて情報Ａ２となり、該情報Ａ２は信号線３４を経由
してフリップフロップ２５に送−〇 − 出され、制御線３５経出でタイミング回路２１より送出
される制御信号によりラッチされる。
されて情報Ａ２となり、該情報Ａ２は信号線３４を経由
してフリップフロップ２５に送−〇 − 出され、制御線３５経出でタイミング回路２１より送出
される制御信号によりラッチされる。
次に選択回路２２．２３の゛１″側入側音力択する制御
信号がタイミング回路２１から制御線３１．３２経由で
、選択回路２２．２３に送出される。タイミング回路２
１からの制御信号を受信した選択回路２３では、１１１
１１側入力が選択されるので、フリップフロップ２５に
ラッチされている情報Ａ２を保持メモリへ送出する。
信号がタイミング回路２１から制御線３１．３２経由で
、選択回路２２．２３に送出される。タイミング回路２
１からの制御信号を受信した選択回路２３では、１１１
１１側入力が選択されるので、フリップフロップ２５に
ラッチされている情報Ａ２を保持メモリへ送出する。
一方、選択回路２２ではタイミング回路２１からの制御
信号を受信して、ｎ Ｉ ＩＩ側大入力選択されるので
、情報△２を信号線３３経由で加算回路２４に送出する
。加算回路２４では情報△２に数値ｍを加算して情報Ａ
３とし、これをフリップフロップ２５へ送出する。
信号を受信して、ｎ Ｉ ＩＩ側大入力選択されるので
、情報△２を信号線３３経由で加算回路２４に送出する
。加算回路２４では情報△２に数値ｍを加算して情報Ａ
３とし、これをフリップフロップ２５へ送出する。
フリップフロップ２５ではタイミング回路２１からの制
御信号により情報Ａ３をラッチし、選択回路２３経出で
該情報Ａ３を保持メモリ（ＳＣＭ）へ送出する。
御信号により情報Ａ３をラッチし、選択回路２３経出で
該情報Ａ３を保持メモリ（ＳＣＭ）へ送出する。
以下、同様の動作により、情報Ａｎまで保持−１凸 −
メモリ（ＳＣＭ）に送出する。タイミング回路２１では
フリップ７０ツブ２５に対し、（ｎ−１）回の制御信号
を送出すると、選択回路２２．２３の“Ｏ″側大入力選
択する制御信号を信号線３１゜３２経出で送出し、次の
オーダに備える。
フリップ７０ツブ２５に対し、（ｎ−１）回の制御信号
を送出すると、選択回路２２．２３の“Ｏ″側大入力選
択する制御信号を信号線３１゜３２経出で送出し、次の
オーダに備える。
第３図は制御回路５ａとタイミング回路２１の詳細な構
成の一例を示すものである。同図において、５０１はオ
ーダ識別回路（ＥＸＰ）、５０２はアドレスレジスタ（
ＲＡ）、５０３はデータレジスタ（ＲＤ）、５０４はｎ
レジスタ（Ｎ）であり、これらは制御回路５ａを構成す
る。また、２１１はｎ識別回路（ＮＩＤ）、２１２はア
ンドゲート、２１３はカウンタ（ＣＮＴ）であり、これ
らはタイミング回路２１を構成する。
成の一例を示すものである。同図において、５０１はオ
ーダ識別回路（ＥＸＰ）、５０２はアドレスレジスタ（
ＲＡ）、５０３はデータレジスタ（ＲＤ）、５０４はｎ
レジスタ（Ｎ）であり、これらは制御回路５ａを構成す
る。また、２１１はｎ識別回路（ＮＩＤ）、２１２はア
ンドゲート、２１３はカウンタ（ＣＮＴ）であり、これ
らはタイミング回路２１を構成する。
オーダ識別回路５０１は、ＳＰバスインタフェース装置
（ＳＰＴＦ）より送出されるオーダが、保持メモリに対
するアドレス情報（情報Ａ）であるか、データ（情報Ｂ
）であるかを識別するためのもので、アドレス情報の場
合はアドレスレジスタ５０２およびｎレジスタ５０４に
パルス信号ＷＩを送出し、情報Ａ１例えばＡ１およびｎ
を格納し、データの場合はデータレジスタ５０３にパル
ス信号ＷＩＩを送出し、情報Ｂを格納する。前述したよ
うに、アドレスレジスタ５０２の出力は信号線２６゜２
７を介して選択回路（図示せず）に送出され、ｎレジス
タ５０４の出力は信号線２８を介してタイミング回路２
１に送出される。
（ＳＰＴＦ）より送出されるオーダが、保持メモリに対
するアドレス情報（情報Ａ）であるか、データ（情報Ｂ
）であるかを識別するためのもので、アドレス情報の場
合はアドレスレジスタ５０２およびｎレジスタ５０４に
パルス信号ＷＩを送出し、情報Ａ１例えばＡ１およびｎ
を格納し、データの場合はデータレジスタ５０３にパル
ス信号ＷＩＩを送出し、情報Ｂを格納する。前述したよ
うに、アドレスレジスタ５０２の出力は信号線２６゜２
７を介して選択回路（図示せず）に送出され、ｎレジス
タ５０４の出力は信号線２８を介してタイミング回路２
１に送出される。
なお、前記実施例ではデータレジスタ５０３の出力につ
いては省略しているが、該出力は信号線５０５を介して
、前述したアドレスレジスタ５０２の出力に接続した回
路と同様の回路（図示せず）に送出され、情報８１ 、
Ｂ２ 、・・・・・・３ｎが作成され、保持メモリ（
ＳＣＭ）に送出される。
いては省略しているが、該出力は信号線５０５を介して
、前述したアドレスレジスタ５０２の出力に接続した回
路と同様の回路（図示せず）に送出され、情報８１ 、
Ｂ２ 、・・・・・・３ｎが作成され、保持メモリ（
ＳＣＭ）に送出される。
ｎ識別回路２１１は、数値ｎに応じて必要な時間幅を有
するパルス信号を作成し、これをアンドゲート２１２の
一方の入力端子に送出するとともに、１タイムスロット
分遅らせて制御線３１．３２を介して選択回路に送出す
る。
するパルス信号を作成し、これをアンドゲート２１２の
一方の入力端子に送出するとともに、１タイムスロット
分遅らせて制御線３１．３２を介して選択回路に送出す
る。
アンドゲート２１２の他方の入力端子には図示しないク
ロック発生回路より、所定のクロックパー Ｉ
Ｉ − ルスＣＬＫが送出されており、該クロックパルスＣＬＫ
はカウンタ２１３により分周され、（ｎ−１）個の所定
のタイミング信号が作成され、制御線３５よりフリップ
フロップ（図示せず）に送出される。
ロック発生回路より、所定のクロックパー Ｉ
Ｉ − ルスＣＬＫが送出されており、該クロックパルスＣＬＫ
はカウンタ２１３により分周され、（ｎ−１）個の所定
のタイミング信号が作成され、制御線３５よりフリップ
フロップ（図示せず）に送出される。
第４図は本発明の第２の実施例を示すもので、ここでは
加算回路の代りにリードオンリメモリを用いている。即
ち、図中、３６はリードオンリメモリ（ＲＯＭ）で、情
報Ａｉ （ｉ＝１．２，３゜・・・・・・ｎ）に相当
するアドレスを有し、アドレスＡ１に対するデータとし
て、情報Ａｉおよび次のアドレス（Ａｔ ＋ｍ）を記憶
している。該メモリ３６のアドレス端子には信号線３７
を介してフリップフロップ２５の出力が入力され、また
、その出力のうち、情報Ａｉは保持メモリ（ＳＣＭ）に
送出され、次のアドレス（Ａｉ 十ｍ）は信号線３８を
介して選択回路２２のｂ に入力される。また、選択回路２２の出力は信号線３９
を介してフリップフロップ２５に入力されている。
加算回路の代りにリードオンリメモリを用いている。即
ち、図中、３６はリードオンリメモリ（ＲＯＭ）で、情
報Ａｉ （ｉ＝１．２，３゜・・・・・・ｎ）に相当
するアドレスを有し、アドレスＡ１に対するデータとし
て、情報Ａｉおよび次のアドレス（Ａｔ ＋ｍ）を記憶
している。該メモリ３６のアドレス端子には信号線３７
を介してフリップフロップ２５の出力が入力され、また
、その出力のうち、情報Ａｉは保持メモリ（ＳＣＭ）に
送出され、次のアドレス（Ａｉ 十ｍ）は信号線３８を
介して選択回路２２のｂ に入力される。また、選択回路２２の出力は信号線３９
を介してフリップフロップ２５に入力されている。
ここで、その他の構成、および６４ Ｋ ｂ／ｓのｎ倍
の帯域を有する呼において、ｎ個のタイムスロットが等
間隔ｍでハイウェイ上に配置されている点については、
第１の実施例とほぼ同様であるとして、以下、その動作
を説明する。
の帯域を有する呼において、ｎ個のタイムスロットが等
間隔ｍでハイウェイ上に配置されている点については、
第１の実施例とほぼ同様であるとして、以下、その動作
を説明する。
情報Ａ１およびｎを受信すると、制御回路５ａは信号線
２６に情報Ａ１を送出するとともに、制御線２８に情報
ｎを送出する。該情報ｎを受信すると、タイミング回路
２１ａは、まず、選択回路２２の゛Ｏ″側入側合力択す
る制御信号を制御線３１経由で選択回路２２に送出する
。
２６に情報Ａ１を送出するとともに、制御線２８に情報
ｎを送出する。該情報ｎを受信すると、タイミング回路
２１ａは、まず、選択回路２２の゛Ｏ″側入側合力択す
る制御信号を制御線３１経由で選択回路２２に送出する
。
この時、信号線２６を経由して情報Ａ１が制御回路５ａ
より送出されているので、情報Ａ１が信号線３９経出で
７リツプフロツプ２５に入力される。
より送出されているので、情報Ａ１が信号線３９経出で
７リツプフロツプ２５に入力される。
次にタイミング回路２１ａから情報Ａ１をラッチするた
めの制御信号が制御線３５経出でフリップフロップ２５
に送出される。フリップフロップ２５では情報Ａ１をラ
ッチし、これを信号線３７を介してＲＯＭ３６に送出す
る。
めの制御信号が制御線３５経出でフリップフロップ２５
に送出される。フリップフロップ２５では情報Ａ１をラ
ッチし、これを信号線３７を介してＲＯＭ３６に送出す
る。
ＲＯＭ３６の情報Ａ１で指定されたアドレスには、予め
情報Ａ１および次のアドレス（Ａ１十ｍ＝Ａ２ ）が格
納されている。そこで、情報Ａ１でアドレス指定される
と、読出された情報Ａ１は保持メモリへ送出され、次の
アドレスＡ２は、信号線３８経由で選択回路２２の“１
″側入力へ送出される。
情報Ａ１および次のアドレス（Ａ１十ｍ＝Ａ２ ）が格
納されている。そこで、情報Ａ１でアドレス指定される
と、読出された情報Ａ１は保持メモリへ送出され、次の
アドレスＡ２は、信号線３８経由で選択回路２２の“１
″側入力へ送出される。
次にタイミング回路２１ａは選択回路２２の１１１ Ｉ
Ｉ側大入力選択する制御信号を制御線３１経出で選択回
路２２へ送出する。従って、情報Ａ２が選択され、信号
線３９経由でフリップフロップ２５へ送出される。フリ
ップフロップ２５ではタイミング回路２１ａから信号線
３５経由の制御信号により、情報Ａ２をラッチし、ＲＯ
Ｍ３６のアドレスに信号線３７経出で送出する。
Ｉ側大入力選択する制御信号を制御線３１経出で選択回
路２２へ送出する。従って、情報Ａ２が選択され、信号
線３９経由でフリップフロップ２５へ送出される。フリ
ップフロップ２５ではタイミング回路２１ａから信号線
３５経由の制御信号により、情報Ａ２をラッチし、ＲＯ
Ｍ３６のアドレスに信号線３７経出で送出する。
ＲＯＭ３６の情報Ａ２で指定されたアドレスには、予め
情報Ａ２および次のアドレス（Ａ２＋ｍ＝Ａ３ ）が格
納されている。そこで、情報Ａ２でアドレス指定される
と、情報Ａ２が保持メモリへ送出され、次のアドレスＡ
３が選択回路２２のＩＩ Ｉ ＩＩ側大入力送出される
。以下、同様の動作により、情報Ａ３ 、 Ａ４ 、・
・・・・・Ａｎが保持メモリに送出される。
情報Ａ２および次のアドレス（Ａ２＋ｍ＝Ａ３ ）が格
納されている。そこで、情報Ａ２でアドレス指定される
と、情報Ａ２が保持メモリへ送出され、次のアドレスＡ
３が選択回路２２のＩＩ Ｉ ＩＩ側大入力送出される
。以下、同様の動作により、情報Ａ３ 、 Ａ４ 、・
・・・・・Ａｎが保持メモリに送出される。
タイミング回路２１ａではフリップフロップ２５に対し
、ｎ回の制御信号を送出すると、選択回路２２の゛０″
側入側合力択する制御信号を制御線３１Ｎ：由で選択回
路２２に送出し、次のオーダに備える。
、ｎ回の制御信号を送出すると、選択回路２２の゛０″
側入側合力択する制御信号を制御線３１Ｎ：由で選択回
路２２に送出し、次のオーダに備える。
（発明の効果）
以上説明したように本発明によれば、音声のｎ倍の帯域
をもつ呼を交換する場合、先頭のタイムスロット番号と
タイムスロット数ｎとを含むオーダより、２番目以降の
タイムスロット番号を作成し、これによってｎタイムス
ロットを同時に交換するようになしたので、音声用交換
機をそのまま使って、中央制御装置の処理能力やＳＰバ
バススループットを低下させることなく、音声のｎ倍の
帯域をもつ呼の交換を行なうことができるという利点が
ある。
をもつ呼を交換する場合、先頭のタイムスロット番号と
タイムスロット数ｎとを含むオーダより、２番目以降の
タイムスロット番号を作成し、これによってｎタイムス
ロットを同時に交換するようになしたので、音声用交換
機をそのまま使って、中央制御装置の処理能力やＳＰバ
バススループットを低下させることなく、音声のｎ倍の
帯域をもつ呼の交換を行なうことができるという利点が
ある。
第１図は本発明の時間スイッチ制御回路の第１の実施例
を示す構成図、第２図は時分割通話路装置の基本的な構
成図、第３図は制御回路およびタイミング回路の詳細を
示す図、第４図は本発明の第２の実施例を示す構成図で
ある。 ５ａ・・・制御回路、２１・・・タイミング回路、２２
．２３・・・選択回路、２４・・・加算回路、２５・・
・フリップフロップ。 特許出願人 沖電気工業株式会社 日本電信電話株式会社
を示す構成図、第２図は時分割通話路装置の基本的な構
成図、第３図は制御回路およびタイミング回路の詳細を
示す図、第４図は本発明の第２の実施例を示す構成図で
ある。 ５ａ・・・制御回路、２１・・・タイミング回路、２２
．２３・・・選択回路、２４・・・加算回路、２５・・
・フリップフロップ。 特許出願人 沖電気工業株式会社 日本電信電話株式会社
Claims (1)
- 【特許請求の範囲】 通話メモリと保持メモリとで構成される時間スイッチの
保持メモリに、中央制御装置からのオーダに従つて通話
メモリの読出しアドレス又は書込みアドレスを書込み、
タイムスロット交換を制御する時間スイッチ制御回路に
おいて、 ｎ（ｎは正の整数）個のタイムスロットで構成される呼
の先頭のタイムスロット番号およびタイムスロット数ｎ
の情報を含む中央制御装置よりのオーダに基づいて２番
目以降のタイムスロット番号を作成する回路を設け、 先頭のタイムスロット番号および２番目以降のタイムス
ロット番号を保持メモリに順次送出するようになした ことを特徴とする時間スイッチ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22782686A JPS6382196A (ja) | 1986-09-26 | 1986-09-26 | 時間スイツチ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22782686A JPS6382196A (ja) | 1986-09-26 | 1986-09-26 | 時間スイツチ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382196A true JPS6382196A (ja) | 1988-04-12 |
Family
ID=16866975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22782686A Pending JPS6382196A (ja) | 1986-09-26 | 1986-09-26 | 時間スイツチ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382196A (ja) |
-
1986
- 1986-09-26 JP JP22782686A patent/JPS6382196A/ja active Pending
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