JPS6384311A - 遅延装置 - Google Patents
遅延装置Info
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- JPS6384311A JPS6384311A JP61230701A JP23070186A JPS6384311A JP S6384311 A JPS6384311 A JP S6384311A JP 61230701 A JP61230701 A JP 61230701A JP 23070186 A JP23070186 A JP 23070186A JP S6384311 A JPS6384311 A JP S6384311A
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- Japan
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- circuit
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- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
Landscapes
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「発明の目的」
（産業上の利用分野）
この発明は遅延装置に関し、特に高精度の遅延時間の設
定が要求されるシステムに適用される遅延装置に関する
。
定が要求されるシステムに適用される遅延装置に関する
。
（従来の技術）
例えば、従来の遅延回路は、第８図および第９図に示す
ような構成のもので、第８図の遅延回路は、抵抗素子Ｒ
１〜Ｒｎと、容量素子Ｃ１〜Ｏｎとによって構成したも
のである。一般に、抵抗素子Ｒ１〜Ｒｎには、ポリシリ
コン抵抗、または不純物を利用した拡散抵抗等が使用さ
れるが、これらの抵抗素子の抵抗値は、その製造過程に
おける抵抗素子の物理的な大きさや、不純物濃度等のバ
ラツキに大きく依存する。同様に、容量素子０１〜Ｃｎ
においても、プレート電極の大きさや、絶縁層の厚さ等
のバラツキにその容量値が大きく依存される。
ような構成のもので、第８図の遅延回路は、抵抗素子Ｒ
１〜Ｒｎと、容量素子Ｃ１〜Ｏｎとによって構成したも
のである。一般に、抵抗素子Ｒ１〜Ｒｎには、ポリシリ
コン抵抗、または不純物を利用した拡散抵抗等が使用さ
れるが、これらの抵抗素子の抵抗値は、その製造過程に
おける抵抗素子の物理的な大きさや、不純物濃度等のバ
ラツキに大きく依存する。同様に、容量素子０１〜Ｃｎ
においても、プレート電極の大きさや、絶縁層の厚さ等
のバラツキにその容量値が大きく依存される。
すなわち、このような構成の遅延回路にあっては、その
遅延時間はプロセスパラメータに大きく依存するので、
その遅延精度にはかなりの問題がある。
遅延時間はプロセスパラメータに大きく依存するので、
その遅延精度にはかなりの問題がある。
第９図は、インバータ■１〜Ｉｎを多段接続して遅延回
路を構成するようにしたものである。このように構成さ
れる遅延回路は、ディジタル的な回路遅延であるため第
８図に示したような抵抗素子と容量素子を用いた遅延回
路に比べてそのプロセスパラメータによるバラツキは少
なくなる。しかしながら、このようなディジタル的な回
路遅延においても、バラツキの問題は以前として存在す
る。また、このように構成される遅延回路は、ディジタ
ル的な回路遅延であるため、長い遅延時間を得るために
は、かなり多くの接続段数が必要となる。したがって、
高集積化には不向きである。
路を構成するようにしたものである。このように構成さ
れる遅延回路は、ディジタル的な回路遅延であるため第
８図に示したような抵抗素子と容量素子を用いた遅延回
路に比べてそのプロセスパラメータによるバラツキは少
なくなる。しかしながら、このようなディジタル的な回
路遅延においても、バラツキの問題は以前として存在す
る。また、このように構成される遅延回路は、ディジタ
ル的な回路遅延であるため、長い遅延時間を得るために
は、かなり多くの接続段数が必要となる。したがって、
高集積化には不向きである。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもので、従来
の遅延回路ではそのプロセスパラメータのバラツキによ
ってその遅延時間が大きく依存された点を改善し、プロ
セスパラメータのバラツキが発生してもそのバラツキに
依存しない高精度の遅延装置を提供しようとするもので
ある。
の遅延回路ではそのプロセスパラメータのバラツキによ
ってその遅延時間が大きく依存された点を改善し、プロ
セスパラメータのバラツキが発生してもそのバラツキに
依存しない高精度の遅延装置を提供しようとするもので
ある。
［発明の構成］
（問題点を解決するための手段）
すなわちこの発明に係る遅延装置にあっては、位相同期
ループ回路を用いるもので、この回路に設けられた発振
回路と、遅延回路とを同一素子構成で形成し、上記位相
同期ループ回路内のローパスフィルタから出力される制
御信号に基づき上記発振回路の発振周波数を制御すると
共に、上記遅延回路の遅延時間が上記制御信号によって
制御されるようにしたものである。
ループ回路を用いるもので、この回路に設けられた発振
回路と、遅延回路とを同一素子構成で形成し、上記位相
同期ループ回路内のローパスフィルタから出力される制
御信号に基づき上記発振回路の発振周波数を制御すると
共に、上記遅延回路の遅延時間が上記制御信号によって
制御されるようにしたものである。
（作用）
上記のような手段を備えた遅延装置にあっては、上記発
振回路の発振周波数が基準周波数信号に対応するように
上記ローパスフィルタからの制御信号によって制御され
、また上記発振回路と同一素子構成から成る上記遅延回
路も上記ローパスフィルタからの制御信号によって制御
されるので、プロセスパラメータのバラツキがあっても
、上記ローパスフィルタから出力される制御信号によっ
て上記遅延回路の遅延時間を所定の値に制御できるよう
になる。
振回路の発振周波数が基準周波数信号に対応するように
上記ローパスフィルタからの制御信号によって制御され
、また上記発振回路と同一素子構成から成る上記遅延回
路も上記ローパスフィルタからの制御信号によって制御
されるので、プロセスパラメータのバラツキがあっても
、上記ローパスフィルタから出力される制御信号によっ
て上記遅延回路の遅延時間を所定の値に制御できるよう
になる。
（実施例）
以下図面を参照してこの発明の詳細な説明する。第１図
は、この発明の一実施例に係る遅延装置を示すもので、
この遅延装置は、位相同期ループ回路１１と遅延回路１
２とから構成される。上記位相同期ループ回路１１は、
電圧制御発振器１３、位相比較器１４およびローパスフ
ィルタ１５から構成され、外部から供給される基準周波
数信号の周波数で発振されるようになっている。また、
上記電圧制御発振器１３は、遅延回路１２と同一素子構
成で形成されるようになっている。
は、この発明の一実施例に係る遅延装置を示すもので、
この遅延装置は、位相同期ループ回路１１と遅延回路１
２とから構成される。上記位相同期ループ回路１１は、
電圧制御発振器１３、位相比較器１４およびローパスフ
ィルタ１５から構成され、外部から供給される基準周波
数信号の周波数で発振されるようになっている。また、
上記電圧制御発振器１３は、遅延回路１２と同一素子構
成で形成されるようになっている。
位相比較器１４には、電圧制御発振器１３から出力され
る発振周波数信号と、所定の周波数を有する基準周波数
信号が供給されており、この位相比較器１４はこれら画
周波数信号間の位相差に対応したパルス信号を出力する
。このパルス信号すなわち位相比較器１４からの出力信
号は、例えば第２図（Ａ）、（Ｂ）または（Ｃ）のよう
に抵抗Ｒと容量素子ＣとのＣＲ時定数回路から成るロー
パスフィルタ１５によって積分されて直流電圧に変換さ
れる。そして、このローパスフィルタ１５から出力され
る直流電圧は、電圧制御発振器１３に電圧制御信号とし
て供給される。
る発振周波数信号と、所定の周波数を有する基準周波数
信号が供給されており、この位相比較器１４はこれら画
周波数信号間の位相差に対応したパルス信号を出力する
。このパルス信号すなわち位相比較器１４からの出力信
号は、例えば第２図（Ａ）、（Ｂ）または（Ｃ）のよう
に抵抗Ｒと容量素子ＣとのＣＲ時定数回路から成るロー
パスフィルタ１５によって積分されて直流電圧に変換さ
れる。そして、このローパスフィルタ１５から出力され
る直流電圧は、電圧制御発振器１３に電圧制御信号とし
て供給される。
上記位相比較器１４は、例えば第３図に示すように、上
記電圧制御発振器１３からの発振周波数信号と上記基準
周波数信号との間の位相差を検出する位相差検出回路１
４１と、この位相差検出回路１４１から出力される位相
差検出信号に対応して高レベルまたは低レベルのパルス
信号を出力するチャージポンプ回路１４２とから構成さ
れる。上記位相差検出回路１４１は２個のＤ型フリップ
回路Ｆ１、Ｆ２を備え、この回路Ｆ１ 、Ｆ２のそれぞ
れのデータ人力りにはそれぞれ高レベル信号Ｖｏが常時
供給され、またクロック信号人力ＣＬＫにはそれぞれ上
記電圧制御発振器１３からの発振周波数信号および上記
基準周波数信号が供給される。これらのフリップフロッ
プ回路Ｆ１ 、Ｆ２のＱ出力は、共に論理積回路Ａ１の
入力に接続されており、この論理積回路Ａ１の出力は、
上記フリップフロップ回路Ｆ１およびＦ２のリセット人
力Ｒにそれぞれ供給されるようになっている。
記電圧制御発振器１３からの発振周波数信号と上記基準
周波数信号との間の位相差を検出する位相差検出回路１
４１と、この位相差検出回路１４１から出力される位相
差検出信号に対応して高レベルまたは低レベルのパルス
信号を出力するチャージポンプ回路１４２とから構成さ
れる。上記位相差検出回路１４１は２個のＤ型フリップ
回路Ｆ１、Ｆ２を備え、この回路Ｆ１ 、Ｆ２のそれぞ
れのデータ人力りにはそれぞれ高レベル信号Ｖｏが常時
供給され、またクロック信号人力ＣＬＫにはそれぞれ上
記電圧制御発振器１３からの発振周波数信号および上記
基準周波数信号が供給される。これらのフリップフロッ
プ回路Ｆ１ 、Ｆ２のＱ出力は、共に論理積回路Ａ１の
入力に接続されており、この論理積回路Ａ１の出力は、
上記フリップフロップ回路Ｆ１およびＦ２のリセット人
力Ｒにそれぞれ供給されるようになっている。
上記チャージポンプ回路１４２は、電圧Ｖｏが供給され
る電源電圧端子とアース端子との間に直列接続されたＰ
チャンネル型ＭＯＳトランジスタＱ１とＮチャンネル型
ＭＯＳトランジスタＱ２とから構成されるもので、Ｐチ
ャンネル型ＭＯＳトランジスタＱ１のゲート電極には、
反転回路Ｎ１によって反転されたフリップフロップ回路
Ｆ１のＱ出力が供給され、Ｎチャンネル型ＭＯＳトラン
ジスタＱ２のゲート電極には、フリップフロップ回路Ｆ
２のＱ出力信号が供給されるようになっている。
る電源電圧端子とアース端子との間に直列接続されたＰ
チャンネル型ＭＯＳトランジスタＱ１とＮチャンネル型
ＭＯＳトランジスタＱ２とから構成されるもので、Ｐチ
ャンネル型ＭＯＳトランジスタＱ１のゲート電極には、
反転回路Ｎ１によって反転されたフリップフロップ回路
Ｆ１のＱ出力が供給され、Ｎチャンネル型ＭＯＳトラン
ジスタＱ２のゲート電極には、フリップフロップ回路Ｆ
２のＱ出力信号が供給されるようになっている。
第４図は上記電圧制御発振器１３の具体的な構成例を示
すもので、この電圧制御発振器１３は、電圧発生回路１
３ａとリングオシレータ１３ｂから構成されている。電
圧発生回路１３ａは、Ｐチャンネル型ＭＯ８ｔ−ランジ
スタＱ３とＮチャンネル型ＭＯＳトランジスタＱ４との
直列接続から構成されるものであり、このＮチャンネル
型ＭＯ８ｔ−ランジスタＱ４のゲート電極にはローパス
フィルタ１５からの電圧制御信号が供給されるようにな
っている。
すもので、この電圧制御発振器１３は、電圧発生回路１
３ａとリングオシレータ１３ｂから構成されている。電
圧発生回路１３ａは、Ｐチャンネル型ＭＯ８ｔ−ランジ
スタＱ３とＮチャンネル型ＭＯＳトランジスタＱ４との
直列接続から構成されるものであり、このＮチャンネル
型ＭＯ８ｔ−ランジスタＱ４のゲート電極にはローパス
フィルタ１５からの電圧制御信号が供給されるようにな
っている。
また、この電圧制御信号は、リングオシレータ１３ｂの
Ｎチャンネル型ＭＯＳトランジスタＱ１１、Ｑ１２、・
・・、Ｑｌｎのゲート電極にも供給されるようになって
いる。電圧発生回路１３ａから出力される出力電圧信号
は、リングオシレータ１３ｂのＰチャンネル型ＭｏＳト
ランジスタＱ２１、Ｑ２２、・・・、Ｑ２ｎのゲート電
極に供給される。したがって、各ＭＯＳトランジスタＱ
１１、Ｑ１２、−Ｑｌｎ、およびＱ２１、Ｑ２２、・・
・Ｑ２ｎの導通抵抗が、それぞれ電圧制御信号、および
電圧発生回路１３ａの出力電圧信号によって制御される
ようになるので、Ｐチャンネル型ＭＯＳトランジスタと
Ｎチャンネル型ＭＯ８ｔ−ランジスタとから成るＣＭＯ
Ｓインバータ１３１．１３２ 、・・・、１３ｎの動作
速度が電圧制御信号によって制御されるようになる。
Ｎチャンネル型ＭＯＳトランジスタＱ１１、Ｑ１２、・
・・、Ｑｌｎのゲート電極にも供給されるようになって
いる。電圧発生回路１３ａから出力される出力電圧信号
は、リングオシレータ１３ｂのＰチャンネル型ＭｏＳト
ランジスタＱ２１、Ｑ２２、・・・、Ｑ２ｎのゲート電
極に供給される。したがって、各ＭＯＳトランジスタＱ
１１、Ｑ１２、−Ｑｌｎ、およびＱ２１、Ｑ２２、・・
・Ｑ２ｎの導通抵抗が、それぞれ電圧制御信号、および
電圧発生回路１３ａの出力電圧信号によって制御される
ようになるので、Ｐチャンネル型ＭＯＳトランジスタと
Ｎチャンネル型ＭＯ８ｔ−ランジスタとから成るＣＭＯ
Ｓインバータ１３１．１３２ 、・・・、１３ｎの動作
速度が電圧制御信号によって制御されるようになる。
またインバータ１３ｎの出力がインバータ１３１の入力
に帰還接続しているので、このリングオシレータ１３ｂ
は周波数ｆで発振するようになる。この発振周波数ｆは
、リングオシレータ１３ｂを構成する各段の遅延時間、
すなわちＣＭＯＳインバータ１３１．１３２、・・・１
３ｎそれぞれにおける遅延時間をＴとすると、 ｆ＝１／２ｎＴ となる。ここで、ｎはリングオシレータ１３ｂ内のＣＭ
ＯＳインバータの数に対応するものであり、奇数である
。
に帰還接続しているので、このリングオシレータ１３ｂ
は周波数ｆで発振するようになる。この発振周波数ｆは
、リングオシレータ１３ｂを構成する各段の遅延時間、
すなわちＣＭＯＳインバータ１３１．１３２、・・・１
３ｎそれぞれにおける遅延時間をＴとすると、 ｆ＝１／２ｎＴ となる。ここで、ｎはリングオシレータ１３ｂ内のＣＭ
ＯＳインバータの数に対応するものであり、奇数である
。
第５図は、第４図に示した電圧制御発振器１３に対応す
る遅延回路１２の構成を示すもので、電圧制御発振器１
３と同一素子構成で形成されるようになっている。すな
わち、この遅延回路１２は、電圧発生回路１２ａと遅延
発生部１２ｂとから構成され、この電圧発生回路１２ａ
は、Ｐチャンネル型ＭＯＳトランジスタＱ５とＮチャン
ネル型ＭＯＳトランジスタＱ６との直列接続から構成さ
れている。このＮチャンネル型ＭＯＳトランジスタＱ６
のゲート電極には、ローパスフィルタ１５からの電圧制
御信号が供給され、またこの電圧制御信号は、遅延発生
部１２ｂのＮチャンネル型ＭＯＳトランジスタＱ３１、
Ｑ３２、・・・、Ｑ３ｎそれぞれのゲート電極にも供給
されるようになっている。電圧発生回路１２ａからの出
力電圧信号は、Ｐチャンネル型ＭＯＳトランジスタＱ４
１、Ｑ４２、・・・Ｑ４ｎそれぞれのゲート電極に供給
される。したがって、各ＭＯＳトランジスタＱ３１、Ｑ
３２、−＝Ｑ３ｎ、およびＱ４１、Ｑ４２、・・・Ｑ４
ｎの導通抵抗が、それぞれ電圧制御信号、および電圧発
生回路１２ａの出力電圧信号によって制御されるように
なるので、Ｐチャンネル型ＭＯＳトランジスタとＮチャ
ンネル型ＭＯ３ｌ−ランジスタとから成るＣＭＯＳイン
バータ１２１．１２２、・・・、１２ｎの動作速度が電
圧制御信号によって制御されるようになる。
る遅延回路１２の構成を示すもので、電圧制御発振器１
３と同一素子構成で形成されるようになっている。すな
わち、この遅延回路１２は、電圧発生回路１２ａと遅延
発生部１２ｂとから構成され、この電圧発生回路１２ａ
は、Ｐチャンネル型ＭＯＳトランジスタＱ５とＮチャン
ネル型ＭＯＳトランジスタＱ６との直列接続から構成さ
れている。このＮチャンネル型ＭＯＳトランジスタＱ６
のゲート電極には、ローパスフィルタ１５からの電圧制
御信号が供給され、またこの電圧制御信号は、遅延発生
部１２ｂのＮチャンネル型ＭＯＳトランジスタＱ３１、
Ｑ３２、・・・、Ｑ３ｎそれぞれのゲート電極にも供給
されるようになっている。電圧発生回路１２ａからの出
力電圧信号は、Ｐチャンネル型ＭＯＳトランジスタＱ４
１、Ｑ４２、・・・Ｑ４ｎそれぞれのゲート電極に供給
される。したがって、各ＭＯＳトランジスタＱ３１、Ｑ
３２、−＝Ｑ３ｎ、およびＱ４１、Ｑ４２、・・・Ｑ４
ｎの導通抵抗が、それぞれ電圧制御信号、および電圧発
生回路１２ａの出力電圧信号によって制御されるように
なるので、Ｐチャンネル型ＭＯＳトランジスタとＮチャ
ンネル型ＭＯ３ｌ−ランジスタとから成るＣＭＯＳイン
バータ１２１．１２２、・・・、１２ｎの動作速度が電
圧制御信号によって制御されるようになる。
また遅延発生部１２ｂの１段目のＣＭＯＳインバータ１
２１の入力には、入力信号が供給されるようになってい
ので、この入力信号は各段毎に王だけ遅延され、全体で
ｎＴだけ遅延されて出力される。
２１の入力には、入力信号が供給されるようになってい
ので、この入力信号は各段毎に王だけ遅延され、全体で
ｎＴだけ遅延されて出力される。
第６図は、電圧制御発振器１３の他の構成例を示すもの
で、この構成例においては、インバータ１３１．１３２
、−・・、１３ｎの各入力側に、それぞれＰチャンネル
型ＭＯＳトランジスタＱ６１、Ｑ６２、・・・Ｑ ６ｎ
１およびＮチャンネル型ＭＯ８トランジスタＱ５１、Ｑ
５２、・・・Ｑ５ｎから成るトランスファゲートを接続
して、これらのトランスファゲートの導通抵抗の変化に
よりトランスファゲートとインバータとから成る各段の
遅延時間を制御して発振周波数を制御できるようにした
ものである。このように構成された電圧制御発振器１３
に対応する遅延回路１２の構成は、第７図のようになる
。
で、この構成例においては、インバータ１３１．１３２
、−・・、１３ｎの各入力側に、それぞれＰチャンネル
型ＭＯＳトランジスタＱ６１、Ｑ６２、・・・Ｑ ６ｎ
１およびＮチャンネル型ＭＯ８トランジスタＱ５１、Ｑ
５２、・・・Ｑ５ｎから成るトランスファゲートを接続
して、これらのトランスファゲートの導通抵抗の変化に
よりトランスファゲートとインバータとから成る各段の
遅延時間を制御して発振周波数を制御できるようにした
ものである。このように構成された電圧制御発振器１３
に対応する遅延回路１２の構成は、第７図のようになる
。
すなわち、インバータ１２１．１２２ 、・・・、１２
ｎの各入力側に、それぞれＰチャンネル型ＭＯ８ｌ−ラ
ンジスタＱ８１、Ｑ８２、・・・Ｑ ８ｎ、およびＮチ
ャンネル型ＭＯ８ｔ−ランジスタＱ７１、Ｑ７２、−Ｑ
７ｎから成るトランスファゲートを接続して、これら
のトランスファゲートの導通抵抗の変化によりトランス
ファゲートとインバータとから成る各段の遅延時間をそ
れぞれ制御できるようにしたものである。
ｎの各入力側に、それぞれＰチャンネル型ＭＯ８ｌ−ラ
ンジスタＱ８１、Ｑ８２、・・・Ｑ ８ｎ、およびＮチ
ャンネル型ＭＯ８ｔ−ランジスタＱ７１、Ｑ７２、−Ｑ
７ｎから成るトランスファゲートを接続して、これら
のトランスファゲートの導通抵抗の変化によりトランス
ファゲートとインバータとから成る各段の遅延時間をそ
れぞれ制御できるようにしたものである。
このように、遅延回路１２と電圧制御発振器１３とを同
一素子構成で形成し、しかも同一の電圧制御信号で制御
することによって、遅延回路１２の遅延時間がｎｌ’−
となり、電圧制御発振器１３の発振周波数ｆが、 ｆ＝１／２ｎＴ となる。
一素子構成で形成し、しかも同一の電圧制御信号で制御
することによって、遅延回路１２の遅延時間がｎｌ’−
となり、電圧制御発振器１３の発振周波数ｆが、 ｆ＝１／２ｎＴ となる。
すなわち、この遅延回路１２の遅延時間は、位相同期ル
ープ回路１１の電圧制御発振器１３を制御するための電
圧制御信号によって制御される。この場合、この電圧制
御信号は、電圧制御発振器１３の回路特性に対応して、
この電圧制御発振器１３が基準周波数信号と同一の周波
数信号を発生するように制御するものである。
ープ回路１１の電圧制御発振器１３を制御するための電
圧制御信号によって制御される。この場合、この電圧制
御信号は、電圧制御発振器１３の回路特性に対応して、
この電圧制御発振器１３が基準周波数信号と同一の周波
数信号を発生するように制御するものである。
ここで、この電圧制御発振器１３と遅延回路１２とは同
一素子構成で成っていて、この遅延回路１２に対して上
記電圧制御信号が供給され、その遅延時間が設定される
ようになる。したがって、遅延回路１２は、これと同一
素子構成の電圧制御発振器１３と同等の条件で制御され
るようになるものであり、結果として、その遅延時間は
基準周波数信号に基づき基準制御されるようになる。
一素子構成で成っていて、この遅延回路１２に対して上
記電圧制御信号が供給され、その遅延時間が設定される
ようになる。したがって、遅延回路１２は、これと同一
素子構成の電圧制御発振器１３と同等の条件で制御され
るようになるものであり、結果として、その遅延時間は
基準周波数信号に基づき基準制御されるようになる。
したがって、位相比較器１４へ入力する基準周波数信号
の周波数を、遅延回路１２によって得たい遅延時間に基
づいて設定すれば、プロセスパラメータのバラツキに依
存しないような精度の高い遅延装置を実現できるように
なる。
の周波数を、遅延回路１２によって得たい遅延時間に基
づいて設定すれば、プロセスパラメータのバラツキに依
存しないような精度の高い遅延装置を実現できるように
なる。
［発明の効果コ
以上のようにこの発明のよれば、遅延回路と電圧制御発
振器のプロセスパラメータのバラツキによる変化が同様
となるので、位相同期ループ回路のローパスフィルタか
ら出力される制御信号によって上記遅延回路の遅延時間
が所定の値に制御されるようになる。したがって、プロ
セスパラメータのバラツキに依存しない高精度の遅延装
置が提供されるようになる。
振器のプロセスパラメータのバラツキによる変化が同様
となるので、位相同期ループ回路のローパスフィルタか
ら出力される制御信号によって上記遅延回路の遅延時間
が所定の値に制御されるようになる。したがって、プロ
セスパラメータのバラツキに依存しない高精度の遅延装
置が提供されるようになる。
第１図はこの発明の一実施例に係る遅延装置の構成を説
明する図、第２図は上記遅延装置に設けられたローパス
フィルタの構成を示す図、第３図は上記遅延装置に設け
られた位相比較器の構成を示す図、第４図は上記遅延装
置に設けられた電圧制御発振器の構成を示す図、第５図
は上記遅延装置に設けられた遅延回路の構成を示す図、
第６図は上記電圧制御発振器の他の例を示す図、第７図
は上記遅延回路の他の例を示す図、第８図および第９図
は従来の遅延回路を説明する図である。 １１・・・位相同期ループ回路、１２・・・遅延回路、
１３・・・電圧制御発振器、１４・・・位相比較器、１
５・・・ローパスフィルタ。
明する図、第２図は上記遅延装置に設けられたローパス
フィルタの構成を示す図、第３図は上記遅延装置に設け
られた位相比較器の構成を示す図、第４図は上記遅延装
置に設けられた電圧制御発振器の構成を示す図、第５図
は上記遅延装置に設けられた遅延回路の構成を示す図、
第６図は上記電圧制御発振器の他の例を示す図、第７図
は上記遅延回路の他の例を示す図、第８図および第９図
は従来の遅延回路を説明する図である。 １１・・・位相同期ループ回路、１２・・・遅延回路、
１３・・・電圧制御発振器、１４・・・位相比較器、１
５・・・ローパスフィルタ。
Claims (4)
- （１）入力される制御信号に基づき入出力間の遅延時間
が制御される信号反転回路を直列接続して構成され、最
終段の信号反転回路の出力が初段の信号反転回路の入力
に帰還接続されている電圧制御発振回路と、 設定される基準周波数信号と上記電圧制御発振回路から
出力される発振周波数信号との間の位相差を検出し、そ
の位相差検出信号を出力する位相比較器と、 この位相比較器からの位相差検出信号を直流電圧信号に
変換して上記電圧制御発振回路へ上記制御信号として出
力するようにして位相同期ループ回路を構成させるロー
パスフィルタと、 入力される上記制御信号に基づき入出力間 の遅延時間が制御される信号反転回路を直列接続して構
成され、初段の信号反転回路の入力に供給される入力信
号を遅延して出力する遅延回路とを具備したことを特徴
とする遅延装置。 - （２）上記信号反転回路は、インバータと、このインバ
ータの電流通路に直列接続され上記制御信号に基づいて
導通抵抗が制御されるスイッチング素子とを具備してい
る特許請求の範囲第１項記載の遅延装置。 - （３）上記信号反転回路は、インバータと、このインバ
ータの入力段に接続され上記制御信号に基づいて導通抵
抗が制御されるトランスファゲートとを具備している特
許請求の範囲第１項記載の遅延装置。 - （４）上記信号反転回路に設けられた上記インバータは
ＣＭＯＳ構成である特許請求の範囲第２項または第３項
いずれか１項記載の遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230701A JPS6384311A (ja) | 1986-09-29 | 1986-09-29 | 遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230701A JPS6384311A (ja) | 1986-09-29 | 1986-09-29 | 遅延装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384311A true JPS6384311A (ja) | 1988-04-14 |
| JPH0573289B2 JPH0573289B2 (ja) | 1993-10-14 |
Family
ID=16911962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230701A Granted JPS6384311A (ja) | 1986-09-29 | 1986-09-29 | 遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6384311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264056A (ja) * | 1994-03-25 | 1995-10-13 | Nec Corp | 集積化ディジタル回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187416A (ja) * | 1984-09-20 | 1986-05-02 | Seiko Epson Corp | 遅延装置 |
-
1986
- 1986-09-29 JP JP61230701A patent/JPS6384311A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6187416A (ja) * | 1984-09-20 | 1986-05-02 | Seiko Epson Corp | 遅延装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07264056A (ja) * | 1994-03-25 | 1995-10-13 | Nec Corp | 集積化ディジタル回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573289B2 (ja) | 1993-10-14 |
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|---|---|---|---|
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