JPS638435B2 - - Google Patents

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JPS638435B2
JPS638435B2 JP54054144A JP5414479A JPS638435B2 JP S638435 B2 JPS638435 B2 JP S638435B2 JP 54054144 A JP54054144 A JP 54054144A JP 5414479 A JP5414479 A JP 5414479A JP S638435 B2 JPS638435 B2 JP S638435B2
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JP
Japan
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test
signal
digital
circuit
memory
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JP54054144A
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Daburyu Reimondo Dagurasu
Shii Gaaretsuto Toomasu
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Zehntel Inc
Original Assignee
Zehntel Inc
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Publication of JPS638435B2 publication Critical patent/JPS638435B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
    • G01R31/31915—In-circuit Testers
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/273—Tester hardware, i.e. output processing circuits
    • G06F11/2733—Test interface between tester and unit under test

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  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Compositions Of Macromolecular Compounds (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)

Description

【発明の詳細な説明】 本発明は、複雑なデジタル回路を試験する測定
試験装置に関するものであり、さらに詳しくは例
えば大規模集積回路を備えたデジタル回路を試験
する自動式デジタル内蔵回路試験装置に関するも
のである。
ここにおいて開示されている種類の内蔵回路試
験装置は試験信号が入力される電気的結合点が別
の論理装置の出力に接続しているか否かに関係な
く回路を試験することが可能な試験装置である。
この開示されている内蔵回路試験装置はデジタル
試験信号を発生しその試験信号を通常論理接地状
態に在る論理装置の出力結合点に印加し、この論
理装置をいためることなくこの出力を論理高レベ
ルに上げることが可能である。換言すれば、専門
用語「内蔵回路」の意味は、被試験装置すなわち
回路に試験信号を供給しその出力を監視するため
にこれを周囲の回路から絶縁したり取りはずした
りしなくてもよいということを意味している。
銅板によつて相互に接続された複雑なデジタル
集積論理回路を備えて機能回路を形成するプリン
トされた回路板は、先行技術内蔵回路デジタル試
験装置に対して、それらが対処できない程大きな
課題を提供する。先行技術試験装置は電気的結合
点として引合いに出されるデジタル構成要素間の
相互接続点を選択して回路に試験信号を印加し、
すなわち該回路の試験信号への応答を監視するこ
とができる。しかしながら、マイクロ処理装置の
ような、とめどなく増加する複雑な論理装置が開
発され、今日回路設計者によつて広く用いられて
いる。先行技術によるデジタル内蔵回路試験装置
は、このような複雑な回路に要求されている多数
の、敏速な種々の試験を実行することはできな
い。
最近のデジタル回路工業技術における最も意味
のある開発の１つは大規模集積回路（LSI）技術
を使用して半導体材料から成るただ１つのチツプ
の上に大型かつ複雑なデジタル回路を組み立てる
こととなつて来た。これらの回路は特色として多
数の回路を比較的小さな体積にまとめることを可
能とするトランジスタや他の構成要素を多数備え
ている。研究や開発は大規模集積回路（VLSI）
によつて単１のチツプ内に実に多数の回路を製造
する方法で進められている。LSIが１チツプあた
り数千個のトランジスタを備えているのに対し
て、VSLIは数10万個のトランジスタを備えてい
る。LSI装置に備えられている多数の回路、及び
VISI工業技術による回路の複雑化に伴なつて、
チツプ不良の可能性が増大する。従つて、チツプ
不良の試験及び診断の重要性も増大して来た。し
かしながら、先行技術のデジタル内蔵回路試験装
置は必要とされている複雑な試験を実行すること
ができないか、あるいは全ての必要な試験信号を
発生させてこれらの複雑な回路を試験するに時間
が必要なため非常に遅いかである。
デジタル回路の実装密度が増加しまたその論理
機能が多様化したため、LSI装置を設計者が現在
製作している通常のデジタル回路及び装置に使用
することは広くゆきわたつている。この装置及び
回路の信頼性はLSI装置の動作の信頼性や正確さ
に大いに依存しており、それゆえこれらの回路の
試験に対して新しくまた高度に洗練された技術及
び処置が必要となつて来た。この回路の試験は
夫々の装置における多数の異なる機能区分のため
に比較的困難である。この問題はさらに入出力信
号を接続するために夫々の集積回路に設けられた
試験用結合点の数が制限されているため複雑とな
つている。
集積回路の機能区分は通常組み合わせ論理回路
かあるいは順序論理回路かあるいはその組み合わ
せたものかのいずれかを備えている。組み合わせ
論理回路は、全てゲート（AND、OR、その他）
を備えているものとして画定される。組み合わせ
論理装置においては、クロツクは全く必要とされ
ていないし、入力が（設定時間を問題にしない
で）行なわれた後、回路が特定の入力信号に応答
して発生するべき正しい出力信号に出力が一致し
ているかどうかをチエツクして決定するのに出力
を直ちに利用できる。他方、順序回路は試験信号
に応答して発生する出力信号を検査して装置が正
確に応答したかどうかを決定するためには、クロ
ツクのような入力試験信号における一連の変化を
必要とする。デジタル回路の複雑さ及びICピン
を介して集積回路チツプの回路へのアクセスが制
限されるという事実により、LSI装置の機能的能
力の全てをチエツクするためには、多数の異なる
試験信号が発生されなければならない。非常に多
くの場合、出力信号は入力試験信号の既知のセツ
トに応答して発される「１」及び「０」のパター
ンとしてチエツクされてチツプが正確に作動して
いるかどうかを決定しなければならない。
それゆえ、LSIを備えた回路組立体を試験する
装置は大量のデータ及び試験信号を発生し分析す
ることが可能でなければならないことがわかる。
さらに、試験装置は広範囲の種々の転送機能を備
えた多数の異なるLSI回路に関して試験を実行す
るようになつていなければならない。この要求を
最も有効に満たすためには、計算機制御式試験装
置が好ましい。必要な試験信号を発生すること、
及び結果の応答信号を分析することのいずれに対
しても試験プログラムの融通性によつて計算機は
LSI装置を備えたデジタル回路における試験装置
の必要な１要素となる。計算機がたとえ実行され
る試験の選択において重要な融通性を提供して
も、しばしば、発生試験信号によつて得られた応
答信号はデータのビツト流からなり、このように
生じた夫々のまたすべてのビツトを分析するのに
過度の計算機の蓄積及び実行時間が必要とされる
であろう。それゆえ、計算機の能力を最大限使用
するため計算機によつ迅速に比較されうるものに
ビツト流を圧縮する技術が望まれるであろう。こ
の長いビツト流の圧縮は周期冗長検査（CRC）
コード技術を用いて行なうことができ、これによ
つて夫々のビツトを前に流したビツトに論理的に
結合させて、小型のデジタルコードすなわち記号
を発生させる。この記号は生じた「１」及び
「０」の長さ及びパターンを、ほとんど独持に表
示する。計算機はその時測定コードを正確な応答
におけるコードと比較して装置が正確に作動して
いるかどうかを決定することができるであろう。
既知の計算機付き試験装置の限界は計算機が試
験データの源として用いられるため、試験の実行
中に試験回路に計算機が作動状態で結合されたま
まであるという事実である。多くのLSI装置はそ
の装置の通常の動作を正確にシミユレートするた
めに長くかつ複雑な試験信号を必要とするため、
さらにソフトウエア発生試験信号によつて課せら
れた速度制限のため、計算機付き装置のこれらの
種類のものは特定の時間的間隔内でこれらの装置
に制限された回数の試験のみを実行することが可
能である。しかしながら、もし計算機付き試験装
置が得られてこの中間の試験回路を用いて試験信
号を発生させ、また機能試験を実行し計算機には
試験に先行する試験装置回路の初期条件設定及び
試験結果の分析のみを残しておくならば、計算機
の能力及び融通性を有効に利用することができる
であろう。
このようにして、LSI工業技術から生まれる複
雑な集積回路を使用したデジタル回路を試験する
計算機制御式内蔵回路デジタル試験装置を提供し
該装置内で中間試験回路によつて固有の試験信号
を発生させてから機能試験を実行させその結果を
計算機に分析させるようにすることは有利なこと
であろう。
本発明によつて、自動式、計算機制御式デジタ
ル内蔵回路試験装置が被試験回路にデジタル試験
信号を発生させる試験サイクルを制御するために
得られている。試験信号に応答してその回路から
発せられた応答信号は基準応答でチエツクされ
る。選択可能な電気的結合点試験ピンのセツトが
備えられて、被試験回路の回路相互接続点に接触
する。これらの試験ピンにより回路の選択された
点における試験信号の印加及びこの試験信号への
応答を監視することが可能になる。試験信号は試
験ピンの夫々に連結している選択可能試験信号ス
イツチのセツトを通して被試験回路に印加され
る。処理装置の制御によつて、選択された試験ピ
ンは連結している試験スイツチのセツトから選択
された１つのスイツチを備えており、これは試験
信号を試験ピンに印加するか、あるいは試験ピン
を応答信号母線に接続させるかのいずれかを行な
う。デジタル試験信号発生器は、試験スイツチの
夫々のセツトに備えられていて選択可能なデジタ
ル試験信号のセツトから１つの信号を発生させ
る。デジタル試験信号のセツトの中にはその特徴
からグレーコードと同一であると認められる信号
がある。
処理装置に応答して、試験制御器がデジタル試
験信号が発せられる試験サイクルの発生を制御す
るために備えられている。試験サイクルの間に発
せられた応答信号は機能試験装置に監視されて中
間処理装置選択試験が実行される。機能試験の１
つは周期冗長検査コードの発生による応答信号の
記号の決定である。機能試験の結果は処理装置に
入力され、そこで期待された応答と比較されて被
試験回路が正確に作動したかどうかが決定され
る。
ある論理用語を画定することは以下の説明を理
解する上で助けとなるだろう。以下の説明で参照
される論理信号の夫々は２つの可能な論理状態、
すなわち論理「１」かあるいは論理「０」の内の
１つを取るものとする。論理信号は、記憶装置に
従つて星印がないならば真の信号と特定される。
１例として、CLOCKは真の信号とするならば
CLOCK*はその反対である。夫々の論理信号は、
真の信号か又は偽の信号であるが、１つの主張状
態及び非主張状態をとるものとする。CLOCKの
場合、真の信号であり、主張状態は論理「１」、
また非主張状態は論理「０」となる。CLOCK*
に関しては、反対が真であり、主張状態は論理
「０」であ、非主張状態は論理「１」である。信
号は非主張状態から主張状態に変わる時“真”に
なりまた信号が“偽”になる時はその反対であ
る。最後に、Ｑ出力が論理「０」状態に、また
Q*出力が論理「１」状態に在る場合フリツプフ
ロツプは論理「０」の状態に在る。論理「１」状
態においてはフリツプフロツプの出力は反対の状
態に在る。
まず最初第１図を参照すると、計算機制御式デ
ジタル内蔵回路試験装置のブロツク図が図示され
ており、入力／出力（Ｉ／Ｏ）ポートの１セツト
１０２を備えた中央処理装置（CPU）１００が
備えられているがこのＩ／ＯポートはCPU１０
０とデジタル試験装置の残りの回路との交信に使
用されている。Ｉ／Ｏポート１０２は標準インタ
ーフエース回路を備えてCPU１００を端末装置
にインターフエースさせる。
デジタル試験装置１０１は、CPU１００の命
令に応答して動作し、試験制御器１０４、試験信
号発生器１０８、機能試験装置１０６、基板選択
デコーダ１１４、Ｄ、Ｅ、Ｆ、＆Ｇスイツチセレ
クタ１１６、リードスイツチ１２０、及びピン埋
込台１２２を備えている。ピン埋込台１２２は選
択可能な試験ピンの配列を備えているがこれは被
試験装置（DUT）１２４のプリント回路板の論
理回路の回路相互接続の結合点と接触可能であ
る。DUT１２４はプリント回路板組立体であり
ここにおける種々の構成要素間の相互接続は大部
分銅箔で構成されている。夫々のDUT１２４は
それ自体の予め選択された試験ピンの配列を備え
ており、該試験ピンの配列はDUTの回路の相互
接続点すなわち電気的結合点に接触するピン埋込
台１２２を形成しているものとする。夫々の試験
サイクルにおいてDUT１２４を試験するのに用
いられるものとする試験ピンはピン埋込台１２２
から選択されて処理装置にプログラムされる。
DUT１２４はピン埋込台１２２の上に置かれて
真空が適用されDUT PC板組立体を下方へ移動
させてピン埋込板１２２の試験ピンに接触させ
る。PC板は十分に動かされてばね荷重試験ピン
を圧縮させる。このことは試験ピンがDUT１２
４の相互接続の結合点に十分な力で接触しており
銅箔部分にまで貫通することを保証する。
ピン埋込台１２２における夫々のピンはＤ、
Ｅ、Ｆ、＆Ｇスイツチとして示され、ピンに接続
している選択可能なスイツチの連結セツトを備え
ている。ここにおいてＤ、Ｅ、及びＧスイツチは
夫々の試験ピンをこれらのスイツチを通して絶縁
させることによりDUT１２４の電気的結合点上
に表われうる過大論理電圧からデジタル試験装置
１０１内部回路を守るための安全性の目的で備え
られている。
デジタル試験装置１０１を作動させるには、
Ｄ、Ｅ、及びＧスイツチは備えられていなくても
よ。しかしながら、Ｆスイツチは出力試験信号の
結合点に接触するものとする試験ピンを応答線１
２８に接続できるように備えられている。それゆ
え、夫々の試験ピンに連結している選択可能なス
イツチのセツトはたつた１つでも所望なだけ多数
でもよい。第１図に図示されているように、これ
らの選択可能なスイツチの夫々の１つの端子は試
験ピンに接続されている。夫々の試験サイクルの
間に、DUT１２４に接触する選択された試験ピ
ンは入力試験信号をDUTに伝送することか、あ
るいはDUTに関して選択された出力信号を伝送
することかのいずれかが可能であり、あるいは交
互にいずれもをなすことが可能である。選択され
たピンが入力試験信号を入力するならば、スイツ
チが選択されるものとする。試験ピンの夫々に対
するＥ及びＧスイツチのそれに連結した試験ピン
に接続されていない端子はそれぞれともに母線に
接続されている。ＥスイツチはDUTからマスタ
ークロツク発生器７０６（第７Ａ図参照）に使用
されるEXT CLOCK信号を選択する。Ｆスイツ
チは応答信号となるべきDUTの結合点を選択し
該信号を機能試験装置１０６（第７Ａ図参照）に
印加する。ピン埋込台１２２における夫々の試験
ピンは、Ｄスイツチが選択される時このスイツチ
を通してDUT１２４に予め選択されたデジタル
試験信号を印加することが可能である。夫々の試
験ピンは連結デジタル試験信号発生器を備えてお
り、その出力はＤスイツチを通して試験ピンに接
続されうるものである。
もし試験ピンを被試験回路への出力信号である
電気的結合点に接続させるのであるなら、スイツ
チＦを選択する。ピン埋込台１２２における試験
ピンの夫々に対するＦスイツチもまた、共に接続
されて応答信号線１２８を形成する。応答信号線
１２８は機能試験装置１０６に入力され、そこに
おいて、４つの機能試験のうちの１つが実行され
る。ピン埋込台１２２において利用可能な試験ピ
ンの数が、多いので（好ましい実施例においては
ピンの数は1024個）、試験装置を構成することを
実際に考慮すると、試験ピンを基板上でより小さ
な２次セツトにグループ化し、Ｄ、Ｅ、Ｆ、＆Ｇ
スイツチを備えるよう要求されている回路を調節
することで試験に用いられる夫々の試験ピンに対
するこれらのスイツチのうちの適切なものを選択
し、そして試験のためのデジタル試験信号を発生
させることが要求される。これらの回路はピン埋
込台１２２における夫々の試験ピンごとに備える
と重複するので、２次セツトに備えることにす
る。
好ましい実施例においては、ピン埋込台１２２
は16個の試験ピンを備えたグループに分割されて
いる。夫々のグループ内において、Ｅ、Ｆ、及び
Ｇスイツチは母線でともに接続されている。さら
に、接続されているＥ、Ｆ、及びＧ選択可能なス
イツチは選択可能なスイツチKED、KFD、及び
KGDを通して16個の試験ピンからなるグループ
間の母線に接続されている。これらの選択可能な
スイツチ、KED、KFD、KGD、は16個の試験ピ
ンの内部接続をスイツチ間で外部接続から絶縁さ
せる。しかし、いかなることがあろうと、夫々の
試験ピンに対する夫々のＥ、Ｆ、及びＧスイツチ
は同一母線に接続可能である。
２次セツトにおける16個の試験ピンの夫々に対
して16個の別々のデジタル試験信号を発生して、
試験サイクルの間に用いられるべき夫々の試験ピ
ンに対して４つの選択可能なスイツチのいずれか
を選択し、さらに実行リードスイツチ及びこれら
のコイル駆動器を備えてＤ、Ｅ、Ｆ及びＧ接点を
備えるよう要求されている回路が単1PC板組立体
に取り付けられている。このようにして、好まし
い実施例においては、総数64個の基板が1024個の
試験ピンからなるピン埋込台として必要となる。
第１図に図示されているように、上述の回路を備
えている夫々のPC板組立体１０３はピンメモリ
ー１１２、試験信号駆動器１１８、基板選択デコ
ーダ１１４、Ｄ、Ｅ、Ｆ、＆Ｇスイツチセレクタ
１１６、及びリードスイツチ１２０を備えてい
る。
なおも第１図を参照すると、デジタル試験装置
は以下のように使用される。但し被試験装置の回
路図は試験される回路すなわちチツプを同一のも
のとして扱つて検査される。通常すべての結合点
はたとえ集積回路の使用されていない素子でも試
験ピンによつて接触されるものとする。試験サイ
クルにおいて入力結合点としてか、あるいは被試
験回路応答結合点として択一的に使用されるべき
電気的結合点は基板組立体がピン埋込台の上に置
かれる時にその結合点に接触する試験ピンの番号
に対応する番号と同一視されてこの番号が割り当
てられる。被試験回路がどのように作動するかを
知るために、計算機の基本的手順がとられるがこ
れは計算機によつて実行される場合、試験装置に
被試験回路の電気的結合点へと適当な試験信号を
発生させるものである。試験装置１０１回路は応
答信号を監視して信号の中間試験を実行するもの
とする。計算機制御の下で、試験装置１０１は中
間試験の結果を計算機に伝達するものとし、ここ
において測定応答と期待応答との比較により回路
が正確に作動したかどうかが決定される。
被試験回路における夫々の集積回路はデジタル
試験信号が実際に被試験回路に印加されている期
間と画定されている試験サイクルの期間に試験さ
れる。たとえ、試験パラメータの全てが計算機ソ
フトウエアによつて指定されていても実際の試験
は、通常計算機の制御に無関係に実行される。す
なわち、計算機は試験サイクルの始動以前に実行
されるべき試験の種類、試験サイクルの長さ、発
生される試験信号の種類、選択されるべき試験ピ
ン、などを指定する。一旦試験サイクルが始動さ
れると、CPU１００は中間試験の結果を得る前
に試験サイクルが終わるまで待たなければならな
い。その結果、CPUは試験サイクルを始動させ
る前に、実行されるべき試験に備えてデジタル試
験装置１０１を初期状態にする。
CPU１００は、Ｉ／Ｏポート１０２を通して
作動するが、被試験回路の試験に用いられるべき
夫夫の試験ピンを引き続きアドレスすることによ
つて、試験サイクル以前に試験装置１０１の回路
を初期条件に設定し、さらにＤ、Ｅ、Ｆ、又はＧ
スイツチのうちの少なくとも１つをそれらの選択
された試験ピンの夫々に対して選択しかつラツチ
する。適切な場合にはKFD、KED及びKGDスイ
ツチが同様に選択されかつラツチされる。試験信
号を被試験回路の入力結合点に印加する夫々の試
験ピンに対するスイツチを選択して閉成してしま
い、また応答信号となる試験ピンのＦスイツチを
選択して閉成してしまうと、CPU１００は次に
引き続き、デジタル試験信号発生器が適切に選択
した試験信号を被試験回路の選択された結合点に
発生するのに必要なデータをピンメモリ１１２に
転送する。ピンメモリアドレス及びデータ負荷発
生器１１０はCPU１００からの命令及びデータ
に応答してデジタルデータをピンメモリ１１２に
蓄積する。このデータは、試験サイクルの間に読
み出されると、「１」と「０」のパターンを試験
信号駆動器１１８の入力に発生させる。このパタ
ーンに応答して、駆動器１１８はデジタル試験信
号を発生し該信号は選択された試験ピンに閉成さ
れたＤスイツチを通して印加される。
試験装置１０１の初期条件設定を完了させるた
めに、CPU１００は試験制御器１０４内にパラ
メータを蓄積する。パラメータは(1)内部クロツク
基準信号及び外部クロツク基準信号のいずれがデ
ジタル試験装置１０１システムクロツクを発生さ
せるのに用いられるか、(2)選択された基準クロツ
クから得られるシステムクロツクの周波数を決定
するデータ、(3)応答信号について実行されるべき
いずれかの中間試験、(4)実行される試験サイクル
の長さ、(5)応答が試験される試験サイクルの間の
時間及び応答が無視される間の時間、さらに(6)デ
ジタル回路試験装置を作動可能にして種々の
DUTによる論理電圧レベルの広範囲にわたつて
インターフエースさせるスレシヨルト電圧を発生
するデータ、を指定する。
試験装置１０１の回路を初期条件を設定してし
まうと、CPU１００は次に適当な命令を試験制
御器１０４に送出することにより試験サイクルを
始動させることができる。試験サイクルが完了す
ると、CPU１００は試験装置１０１に命令を伝
達して機能試験装置の内容を計算機に転送させ
る。その時実際の結果と正確に作動している回路
から得られたであろう結果との比較がなされて回
路が働いているかどうかが決定される。前述の説
明は試験装置がいかにして利用されるかを説明す
るために与えられたが、これにより上述の作動を
実行する回路の次の詳細な説明はより容易に理解
できよう。
第７Ｂ図においては基板選択デコーダ１１４、
Ｄ、Ｅ、Ｆ、＆Ｇスイツチセレクタ１１６、及び
リードスイツチ１２０が図示されているが、これ
らは試験サイクルの間に使用される試験ピンに対
して４つの選択可能なリードスイツチのうちから
１つか又はそれ以上を選択して閉成するよう動作
する。基板選択デコーダ１１４及びＤ、Ｅ、Ｆ、
及びＧスイツチセレクタ１１６はスイツチ選択装
置として動作し試験サイクルの間に閉成されるべ
きリードスイツチを選択する。８入力NANDゲ
ート７２８はBA0からBA6までの基板アドレス
信号及びそれらの偽の信号を解読して基板選択信
号BSをもしこの基板が選択されるならば発生さ
せる。
内部に基板が詰められているデジタル試験装置
の夫々のスロツトはそれに割当てられた特有のア
ドレスを備えている。すでに説明したように、
夫々の基板は16個の試験ピン用の回路を備えてい
る。この基板アドレスはスロツトに書かれている
コネクタにコード化されて、これにより適切な基
板アドレス信号（BA0からBA6あるいはその反
対のもの）が１つの入力としてNANDゲート７
２８に印加される。NANDゲート７２８の出力
はNORゲート７３０において基板アドレスオオ
ーバーライド信号（BAOR*）とOR結合して信
号BSが出力される。信号BAOR*は基板選択信号
が基板の全てに同時に発生される時に発生され
る。基板アドレス信号はCPU１００からのコマ
ンド及びデータに応答して試験制御器１０４によ
つて発せられる。CPUはまたリードアドレス
（RA0からRA3）及びリードグループアドレス
（RG0*及びRG1）をも発生させＤ、Ｅ、Ｆ及び
Ｇスイツチセレクタ１１６がこれらをデコードし
てアドレス基板上の16個の試験ピンの夫々につい
て、４個の選択可能なスイツチのうちの１つが選
択される。
リードアドレスRA0かRA3及びリードグルー
プアドレスRG0*及びRG1*はＤ、Ｅ、Ｆ、及び
Ｇスイツチセレクタ１１６に入力されて複数個の
ラツチをアドレスし、選択可能なスイツチの選択
を蓄積するしまたリセツトもする。RG0*及び
RG1*信号はデコードされて４個の選択可能なス
イツチのうちの１つ（Ｄ、Ｅ、Ｆ、又はＧ）が選
択され、さらにアドレス信号RA0からRA3はデ
コードされて基板上の16個の試験ピンのうちの１
つが選択される。Ｄ、Ｅ、Ｆ、及びＧリードスイ
ツチに対する選択過程は同一であるので、Ｄスイ
ツチの選択に対する説明だけを与えることにす
る。
さらに第７Ｂ図を参照すると、Ｄリードスイツ
チ７３２及び７３４におけるクリヤ過程におい
て、BS信号が真の場合、クリヤリードスイツチ
デコーダ７３８を作動可能にさせ、そのためリー
ドグループアドレスは、CPU１００からRCLR*
が送出されることによつて、４個の可能リードス
イツチクリヤ信号のうちの１つ、すなわちCD*
か、CE*か、CF*か、あるいはCG*を発生させ
る。Ｄリードラツチ７３２及び７３４をクリヤす
るために、信号CD*が発生される。この信号はラ
ツチ７３２及び７３４のクリヤ入力に印加されて
前の試験サイクルによりセツトされていたどのラ
ツチもクリヤする。
リードスイツチ選択過程において、リードアド
レスRA0からRA2は３ビツトオクタルアドレス
をラツチ７３２及び７３４に供給する。リードア
ドレスRA3は、リードグループ信号RG0及び
RG1と同時に、Ｒ STROBE*が発せられること
によつてセツトリードスイツチデコーダ７３６に
よつてデコードされて、４組の作動可能信号、
ED0*及びED1*からEQ0*及びEQ1*が発せられ、
夫々の組は夫々の試験ピンに対する４個の選択可
能なスイツチの夫々に対するリードラツチの組を
選択する。換言すれば、Ｄスイツチにおいては作
動可能信号ED0*及びED1*が発せられてリードラ
ツチ７３２及び７３４をそれぞれ作動可能にさせ
る。論理「１」状態にセツト／クリヤ*（Ｓ／
C*）信号があると、リードアドレスRA0から
RA2によつてアドレスされた個々のラツチはセ
ツトリードスイツチデコーダ７３６からの作動可
能信号と同時に、選択コマンドをアドレスラツチ
に負荷する。Ｄリードラツチ７３２及び７３４か
らの出力は継電駆動器７４２に印加され、継電駆
動器７４２は選択されたＤリードスイツチを作動
させる。このようにして、試験ピンの夫々に連結
している選択可能なスイツチの夫々を試験サイク
ルの始動の前に閉成するよう選択してまたラツチ
することができる。
再び第１図を参照すると、試験信号発振器１０
８が図示されているが、このピンメモリアドレス
付きデータ負荷発生器１１０、ピンメモリ１１２
及び試験信号駆動器１１８とを備えている。理想
的なピンメモリ１１２及び試験信号駆動器１１８
の回路がデジタル試験装置１０１における試験装
置板の夫々に備えられている。ピンメモリアドレ
ス付きデータ負荷発生器１１０からの出力はシス
テム試験装置板の夫々に備えられているピンメモ
リ１１２及び試験信号駆動器１１８の夫々に母線
によつて接続されている。ピンメモリ１１２は基
板選択信号BSに応じてピンメモリアドレス付き
データ負荷発生器１１０からの母線上のデータを
作動可能にして選択された基板に入力させる。こ
のようにして、ピンメモリアドレス付きデータ負
荷発生器１１０における回路を夫々の試験ピンへ
のデジタル試験信号を発生させるために試験装置
の夫々の基板ごとに備えて重複させる必要はな
い。試験信号発生器１０８の機能は試験サイクル
の間に、信号のグレーコードセツトを含む選択可
能な試験信号のセツトからデジタル試験信号を１
つ発生させることである。ピンメモリアドレス付
きデータ負荷発生器１１０、ピンメモリ１１２及
び試験信号駆動器１１８の各動作は試験装置板の
夫々において全く同じであるので、１つの試験装
置板についてのみ説明することとする。
次に第２図を参照すると、独特の試験信号発生
器１０８が図示されているが、ピンメモリアドレ
ス付きデータ負荷発生器１１０がピンメモリデー
タ転送制御器２００と、試験信号アドレス発生器
２０２と、Ｄ及びＥシンク発生器２０４と、ピン
メモリアドレスマルチプレクサ２０６とを備えて
いるのが図示されている。ピンメモリアドレス付
きデータ負荷発生器１１０の機能はピンメモリ１
１２へのメモリアドレス及びメモリデータを発生
させることである。ピンメモリアドレスは２つの
異なる時間に発せられる。第１番目は、試験サイ
クルの前に、データがピンメモリ１１２に転送さ
れて蓄積され、ピンメモリ１１２は選択された試
験ピンの夫々に対して選択されたＤスイツチを通
して被試験回路に印加されるべきデジタル試験信
号を発生させるようにしなければならない。第２
番目は、試験サイクルの間に、アドレスがピンメ
モリ１１２に発生されて該メモリの内容を読出し
所望の試験信号を発生させるようにしなければな
らない。
試験サイクルに先行してピンメモリ１１２をプ
ログラムするピンメモリアドレス及びデータ入力
信号はピンメモリデータ転送制御器２００によつ
て発生される。ピンメモリデータ転送制御器２０
０は、CPU１００からの入力に応答して、８ビ
ツトデータワードをメモリデータ線MD0から
MD7に発生する。これらのデータ線はピンメモ
リ１１２に入力されここでこの試験装置板に対す
るBS信号により作動可能とされた３状態バツフ
ア２１０がメモリ２１４の入力にデータを伝送す
る。同時に、ピンメモリデータ転送制御器２００
はデータ転送メモリアドレスのセツト、DTMA0
からDTMA3までを発生させ、これらをピンメモ
リアドレスマルチプレクサ２０６に入力させる。
さらに、ピンメモリデータ転送制御器２００は２
つの制御信号、すなわち、書込み可能化信号
MW*、及びデータ転送メモリアドレスマクス
（mux）信号、DTMA MUXを発生する。信号
DTMA MUXはピンメモリアドレスマルチプレ
クサ２０６に入力されて、データ転送メモリアド
レス線をメモリアドレス線MA0*からMA3*上で
多重送信させて、メモリ２１４に対する入力アド
レス線を形成させる。制御信号MW*はピンメモ
リ書込み可能化デコーダ２０８に入力されて、メ
モリ２１４への書込みサイクルを作動可能にさせ
る。同様にメモリグループアドレスMG0*及び
MG1*がピンメモリ書込み可能化デコーダ２０８
に入力される。２つのアドレスはCPU１００か
らＩ／Ｏポート１０２を通して直接デコーダ２０
８に入力されて該ピンメモリ書込み可能化デコー
ダ２０８においてWE0*からWE3*を発生させる。
メモリ２１４の夫々は選択可能なスイツチの２
つに対してデジタル試験信号を発生することがで
きる。それゆえ、基板ごとに総計16個の選択可能
なＤスイツチに対して、８個のメモリが必要とさ
れる。本発明の好ましい実施例においてピンメモ
リとして使用されている装置はNational
Semiconductor、Inc.により製造されている
74LS189のような16×４ビツトランダムアクセス
メモリである。例えば、４個の16×１メモリチツ
プのような異なる蓄積容量を有するメモリ装置を
好ましい本実施例において用いられているメモリ
に代用することができることは通常の当業者によ
つて理解されるであろう。それゆえ、夫々のピン
メモリはアドレス可能なメモリロケーシヨンの
夫々にデータをアドレスして蓄積するのにデータ
入力の４ビツト及びアドレス入力の４ビツトを必
要とする。
ピンメモリデータ転送制御器２００からのデー
タ線は総数８となるので、２つのメモリすなわち
２つの試験信号発生器が同時にプログラムされ
る。それゆえ、書込み可能化信号を２つの連続的
なピンメモリに送出することによつて、ただ４つ
のピンメモリ書込み可能化信号の必要が生じる。
ピンメモリ書込み可能化デコーダ２０８の機能は
これらの４つの書込み可能化信号を発生させるこ
とである。メモリグループアドレス線MG0及び
MG1はピンメモリチツプの４個のグループのう
ちのどれが作動可能とされるかを指定し、さらに
MW*が真の場合、デコーダ２０８はMG0及び
MG1によつて指定された４個のピンメモリ作動
可能化信号WE0*からWE3*のうちの１つを発生
させる。
試験信号アドレス発生器２０２は、試験制御器
１０４からの（START CYCLE）*に応答して、
グレーコードメモリアドレス線、GMA0から
GMA3を発生し、それらはまたピンメモリアド
レスマルチプレクサ２０６に入力される。これら
のアドレス信号は試験サイクルの間に発生されて
メモリ２１４の内容をアドレスして出力し、Ｄ選
択可能なスイツチが被試験回路に印加する試験信
号を発生させる。グレーコードメモリアドレスは
システムDCLR*信号及びピンメモリデータ転送
制御器２００からの制御信号、DTMA MUXが
いずれも発生されない時に、ピンメモリアドレス
マルチプレクサ２０６によつてメモリアドレス線
MA0*からMA3*上で多重送信される。ピンメモ
リをアドレスする第３番目の方式も可能である。
これは制御信号DTMA MUX及びDCLR*がいず
れも論理「０」の状態に在る場合に行なわれる。
この状態においては、CPU１００はメモリアド
レス線を直接Ｉ／Ｏポート１０２の１つからピン
メモリアドレスマルチプレクサ２０６に与える。
そのアドレスはその時メモリアドレス線MA0*か
らMA3*までに現われる。
試験サイクルが開始されまたグレーコードメモ
リアドレスが試験信号アドレス発生器２０２によ
つて発せられる時、Ｄシンク及びＥシンク発生器
２０４は、これらのアドレスに応答して、同期信
号DSYNC*及びESYNC*を発生させる。これら
２つの同期信号はDUTにＤ選択可能なスイツチ
によつて印加されるデジタル試験信号の発生にお
いて試験信号駆動器１１８によつて使用される。
次に第４図を参照すると、ピンメモリデータ転
送制御器２００の回路図が図示されており、試験
制御器１０４において発せられたシステムコマン
ドCMD2*及びCMD3*が制御器２００に対する２
つの作動方式のうちの１つを選択するのに使用さ
れる。第１番目の方式においては、データ転送制
御器２００はCPU１００によりＩ／Ｏポート１
０２を通して表わされる８ビツトをメモリデータ
線MD0からMD7に伝送することが可能である
し、あるいは第２番目の方式においては、制御器
２００はCPUからの16個の連続的な８ビツトデ
ータ値をこのデータがメモリデータ線に出力され
る前に蓄積することができる。第１方式で作動さ
せるには、システムコマンドCMD14*が主張され
る。この信号はNORゲート４３０に入力され、
この出力はゲート４３２で反転されてMW*が発
せられ、前に説明したように、MW*はピンメモ
リ書込み可能化デコーダ２０８（第２Ａ図、及び
第２Ｂ図を見よ）を作動可能にさせてメモリ２１
４内に８ビツトを書込ませる。CMD14*の主張に
よつて、CPU１００によつてマルチプレクサ４
２４のＡ入力へ送出されるデータはメモリデータ
線において多重されさらにピンメモリ書込み可能
化デコーダ２０８の出力に発せられる４個の書込
み可能化信号WE0*からWE3*のうちの１つによ
つて作動可能とされたピンメモリ２１４の中に格
納される。
第１作動方式においては、ピンメモリアドレス
マルチプレクサ２０６の出力、MA0*からMA3*
はCPU１００によつてＩ／Ｏポート１０２の出
力ポートの１つのデータ線上に指定されたアドレ
スから得られる。信号DTMA MUXはこの方法
においては主張されないが、信号DCLR*は主張
される。それゆえ、ピンメモリアドレスマルチプ
レクサ２０６はメモリアドレス線を発するために
Ｉ／Ｏポート出力ポートの１つからデータ線を選
択する。ピンメモリ内に格納されるべき夫々の８
ビツトデータワードに対して、CMD14*信号が主
張されなければならない。
データ転送制御器２００の第２作動方式におい
ては、16個の連続的な８ビツトデータワードがメ
モリ２１４への転送される前に格納されるものと
するが、２つの段階を踏まなければならない。ま
ず、第１番目に、夫々の８ビツトデータワードが
８ビツトシフトレジスタ４００の中に格納されな
ければならない。さらに第２番目に、シフトレジ
スタ４００の内容が16×８ビツトシフトレジスタ
４２２の中に転送されなければならない。シフト
レジスタ４２２はバツフア蓄積装置として動作す
る。シフトレジスタ４２２がいつぱいになると、
システムコマンドCMD2*が主張されて引き続き
シフトレジスタ４２２の内容をマルチプレクサ４
２２を通してメモリデータ線へ転送することが開
始される。Ｉ／Ｏポート１０２出力ポート第３番
からシフトレジスタ４００の入力に供給される
夫々の８ビツトデータワードに対して、PORT3
STROBE*が主張されて８ビツトデータワードが
シフトレジスタ４００に格納される。同時に、
PORT3 STROBE*はセツト−リセツトフリツプ
フロツプ４０２を論理「０」にリセツトする。フ
リツプフロツプ４０２からのＱ出力はNORゲー
ト４０４に入力され、NORゲート４０４の出力
は論理「０」に変わりさらにクリヤ信号が縦続２
進カウンタ４１０及び４１２に伝送される。これ
ら２つのカウンタはクリヤ信号を入力すると作動
可能となつて試験制御器１０４によつて発生され
る2MHzの内部クロツクを計数することを開始す
る。カウンタ４１０からのQC及びQD出力及びカ
ウンタ４１２からのQA出力はORゲート４１６及
び４１８においてデコードされこれらの３つの信
号のうちのいずれか１つが真ならば作動可能化信
号が供給される。この作動可能化信号はANDゲ
ート４２０に１つの入力として入力される。
ANDゲート４２０のもう１つの入力はカウンタ
４１０のQBであるが、これは制御器２００に使
用されているカウンタ４１０及び４１２のＱ出力
において最も高い周波数信号である。その結果、
ゲート４２０の出力はORゲート４１８の出力に
おける作動可能化信号が論理「１」状態である場
合７シフトパルスをシフトレジスタ４００に発生
する。インバータ４１４はカウンタ４１０のQB
を反転させて８シフトパルスをシフトレジスタ４
２２に発生する。シフトレジスタ４００はシフト
パルスが発生される前に８データビツトのうちの
１つをシフトレジスタ４２２の入力部に送出する
のでレジスタ４００が総数８ビツトをレジスタ４
２２に送出するためには７シフトパルスのみが必
要とされるが、一方レジスタ４２２にはそのデー
タを負荷するのに８パルスが必要とされる。
NORゲート４０４の出力がクリヤ信号を２進
カウンタ４１０及び４１２に伝送すると、それら
は夫々直前の出力信号の半分の周波数を有する出
力信号を発生し始める。このようにして、３つの
連続出力を選択することは８個の可能な状態を生
み、４個の連続出力を選択することは16個の可能
な状態を生むことになる。このテクニツクを用い
て、カウンタ４１０のQB出力はゲート４１８か
らの作動可能化信号が真になつた時からカウンタ
４１２のQB出力が真になるまでに８サイクルを
発生させる。このようにして、PORT3
STROBE*によつてシフトレジスタ４００に格納
された８ビツトデータワードはシフトレジスタ４
２２に連続的にクロツクされる。カウンタ４１２
のQB出力がシフトレジスタ４２２への８シフト
パルスの終わりに真になると、セツト−リセツト
フリツプフロツプ４０２は論理「１」にセツトさ
れる。これによりNORゲート４０４はもう一度
クリヤパルスを主張してカウンタ４１０及び４１
２をクリヤして「０」のカウンタに復帰させる。
このようにして、第２方式において上述の過程が
16個の連続的８ビツトデータワードについて繰り
返される。
シフトレジスタ４２２が16個の８ビツトデータ
ワードを備えている時、主張しているCMD9*は
メモリ２１４へのシフトレジスタ４２２の内容の
転送を始動させる（第２Ａ図及び第２Ｂ図を見
よ）。CMD9*の主張により、セツト−リセツトフ
リツプ４０１がクリヤされて論理「０」になる。
このことによりNORゲート４０４はクリヤ信号
を２進カウンタ４１０及び４１２に伝送する。同
様に、フリツプフロツプ４０１のＱ出力により８
ビツトマルチプレクサ４２４はメモリデータ線
MD0からMD7に対するデータ源として、Ｂ入力
に印加されるシフトレジスタ４２２からの出力を
選択する。インバータ４２６はマルチプレクサ４
２４の選択線を反転させてピンメモリアドレスマ
ルチプレクサ２０６によつて使用される制御信号
DTMA MUXを発生させて（第２Ａ図を見よ）、
カウンタ４１０及び４１２により発生されたデー
タ転送メモリアドレス線DTMA0からDTMA3を
作動可能にさせてメモリアドレス線MA0*から
MA3*の上で多重送信させる。信号DTMA
MUXはNANDゲート４２８によつてカウンタ４
１０のQB出力とAND結合されてインバータゲー
ト４３２の出力はMW*を発生させる。このよう
にして、書込み可能化クロツクはデータ転送アド
レスDTAM0からDTMA3により指定された夫々
のメモリアドレスに対して発生されてメモリ２１
４においてシフトレジスタ４２２からのメモリデ
ータ線MD0からMD7の上で多重送信される８デ
ータビツトを蓄積させる。
上述の過程はシフトレジスタ４２２からの16個
の８ビツトデータワードがピンメモリに転送され
てしまうまで続く。転送が完了すると、カウンタ
４１２のQCは真になつてインバータ４０８にフ
リツプフロツプ４０１を論理「１」にセツトさせ
る。このことによりNORゲート４０４はもう１
度カウンタ４１０及び４１２にクリヤ信号を主張
する。カウンタ４１２のQC出力がクリヤ信号を
始動させるので、カウンタ４１０のQB出力は計
数することが止められる前に16サイクルを発生さ
せることとなる。このようにして、QCが真にな
つてカウンタ４１０及び４１２へのクリヤを始動
させる時、16個の８ビツトデータワードのメモリ
２１４への転送の過程は完了する。
次に第２Ｂ図を参照すると、これはピンメモリ
１１２及び試験信号駆動器１１８のブロツク図で
あるが、グレーコード試験信号の１つを発生させ
るのに用いられるメモリ２１４の内容は16個のメ
モリロケーシヨンにおいて蓄積されている「１」
及び「０」の連続として図示されている。上に示
されているビツトメモリロケーシヨンの夫々は、
60進記数法におけるピンメモリアドレスであり、
これはメモリ出力データ線及び作動可能線、D0
及びE0上にアドレスの下に示されているメモリ
ロケーシヨンに備えられているビツトを発生させ
るものである。
選択可能なＤスイツチの接点にメモリ２１４の
内容に含まれているデータから印加されるデジタ
ル試験信号の発生は同一であるので１つの説明の
みを与えることにする。さらに第７Ｂ図を参照す
ると、試験サイクルの間にメモリ２１４がアドレ
スすることにより出力上に示される「１」及び
「０」の連続はDR0スイツチ駆動器２１６に入力
される。この駆動器からの出力信号は選択可能な
DR0スイツチによつてDUTを駆動させるデジタ
ル試験信号である。メモリ２１４に蓄積されてい
るデータから発生されるデジタル試験信号のキヤ
ラクタはメモリ２１４がアドレスされている一連
のアドレスによつて制御される。２つのメモリ２
１４出力信号はデジタル試験信号を発生させるの
に必要とされており、１つはデータビツト、もう
１つは作動可能化ビツトと呼称される。データビ
ツトはメモリ２１４からの出力信号でありD0と
呼称され、一方作動可能化ビツトはE0と呼称さ
れる出力である。後にさらに詳しく説明されるよ
うに、夫々のメモリロケーシヨンは、メモリアド
レス１からＥまでにより、DR0スイツチ駆動器
２１６により発せられるグレーコード波形のセツ
トとは異なる波形を選択することができる。
次に第３図に注目しさらに第２Ｂ図をなおも参
照すると、試験信号タイムチヤートが種々の選択
可能なグレーコード試験信号に対して示されてい
るが、夫々の信号は初期条件の設定及びプリセツ
ト部分を備えている。メモリ２１４には16個のア
ドレス可能なメモリロケーシヨンが存在する。ア
ドレス「０」及び「Ｆ」に対するメモリ２１４の
内容はデジタル波形の初期条件の設定及びプリセ
ツト部分を制御する。デジタル波形の初期条件の
設定及びプリセツト部分は試験サイクルの始動時
に形成される。初期条件の設定及びプリセツトデ
ータにメモリ２１４蓄積ロケーシヨンのうちの２
つが使い果されるため、14個のグレーコード試験
信号のみが残つているメモリロケーシヨンによつ
て指定されうる。この数は、もちろんメモリ２１
４のメモリ容量を増減することにより増減させる
ことができる。波形のグレーコードセツトの顕著
な特徴を述べると、波形が全て、デジタル信号を
発するクロツク波形の任意の特定のサイクルにお
いて、同時に見られる時、ただ１つの信号が１つ
の論理レベルからもう１つのレベルへと変化する
ということである。換言すれば、グレーコードを
含む波形の全てにおいて１つ以上の変化はいずれ
の特定のクロツクサイクルにおいても決して起こ
らない。グレーコード試験信号の１つを選択する
ためには「１」がピンメモリ２１４において所望
の波形に対応するアドレスに記録され、さらに
「０」が別のアドレスに記録される。このように、
第２番目の波形においては、「１」がメモリロケ
ーシヨン２に記録され、又第３番目の波形におい
ては、「１」がメモリロケーシヨンＤに記録され
る。
メモリ２１４に蓄積されているデータにより発
生される14個のグレーコード試験信号に加えて、
別のデジタル試験信号が可能である。たとえば、
論理高レベル信号、論理低レベル信号、プリセツ
ト高レベル信号（試験サイクル始動における単１
正パルス）、プリセツト低レベル信号（試験サイ
クル始動における単１負パルス）及びメモリ２１
４の作動可能部分に記録されている作動可能化デ
ータとともに初期条件の設定及びプリセツトデー
タを用いることにより発生される基準グレーコー
ド信号において可能な多くの交換が可能である。
まさにその交換の１つの例が信号f2として第３図
に図示されている。以下はメモリにおけるデータ
がいかにしてデジタル試験信号を発生させるかの
説明である。
第３図には試験サイクルの間に発生された一連
のピンメモリアドレスの１部を示している。第３
図には同様にピンメモリ２１４のD0及びE0出力
線におけるデータに従つて、DR0スイツチ駆動
器２１６の出力に発生されるデジタル試験信号が
図示されている。出力デジタル試験信号における
DR0スイツチ駆動器２１６からの変化は、E0線
が先にかあるいは同時に「１」を出力していると
するならば、「１」がD0線に出力されるごとに可
能とされる。第３図を参照すると、４個の波形
f1、f1 *、プリセツト高レベルf1、プリセツト低レ
ベルf1 *が図示されている。これらの波形の初期
条件の設定及びプリセツト部分を無視すると、メ
モリアドレス「１」が出て来るごとに、f1におけ
る変化が起こることがわかる。後に説明されるよ
うに、DRIVE ENABLE f1信号はf1に対して図
示されている波形を修正することが可能である
が、第３図に示されているf1波形においては
DRIVE ENABLE f1は試験サイクルの初期条件
の設定部分の間に真となつたものである。
試験サイクルの初期条件の設定及びプリセツト
時間における一連のピンメモリアドレスは、連続
的にアドレス「０」アドレス「Ｆ」、“don´t
care”で示されているアドレス、及びもう１度、
アドレス「Ｆ」である。“don´t care”で示され
ているアドレスは、試験信号アドレス発生器２０
２により発生されるアドレスと無関係に、信号
DSYNC及びESYNCが存在しないため、DR0ス
イツチ駆動器２１６には発せられた試験信号に変
化をもたらすものは何も起こりえないためこのよ
うに呼称される。第３図において波形f1及びその
誘導波形が図示されているが初期条件の設定及び
プリセツト部分における４つの可能性が示されて
いる。これらの４つの波形の形成は14個のグレー
コード試験信号の夫々に対して可能である。図示
されている波形において、信号DRIVE
ENABLE f1はメモリ２１４の作動可能部分にお
いてアドレス０に「１」を記録させることによつ
て試験サイクルの初期条件の設定及びプリセツト
部分におけるアドレス０で主張された。作動可能
ビツトが異なるメモリロケーシヨンに蓄積されて
いたならば異なる結果が生じたであろう。この結
果は波形f2において図示されているがそこにおい
てメモリ２１４の作動可能部分はロケーシヨン３
及びロケーシヨン４において記録されている
「１」を備えている。メモリ２１４の作動可能化
部分に２つの「１」が記録された結果第１番目に
「１」がE0に起こることによりDR0スイツチ駆動
器２１６が作動可能とされ、さらに第２番目に
「１」がE0に起こることによりf2が不作動とされ
る。
第３図において図示されている波形f2は第２Ｂ
図においてメモリ２１４に蓄積されているものと
して示されているデータにより発生された信号で
ある。メモリアドレス３の第１番目の発生によ
り、DRIVE ENABLE f2が主張されまたアドレ
ス４の第１番目の発生により、DRIVE
ENABLE f2はクリヤされる。信号f2及びDRIVE
ENABLE f2において示されている点線の波形は
作動可能化ビツトアドレスロケーシヨン０におい
て「１」が蓄積されていただけならば発生された
であろう信号である。第３図に図示されいてるよ
うに、DRIVE ENABLE ｆ信号における変化は
メモリ２１４の作動可能化部分に蓄積されている
「１」によつてピンメモリアドレスの第１番目の
発生に基づいてそのアドレスに対して起こりその
アドレスの全ての発生に基づいているのではな
い。このことは作動可能化フリツプフロツプ６０
２における変化をクロツクする第３図に図示され
ているクロツク信号（ESYNC）（第６図及び後
の説明を参照せよ）がピンメモリアドレスの第１
番目の発生によつてのみ起こるよう選択されてき
ているからである。クロツク信号ESYNCの発生
における可能な多様性のさらに詳しい説明はＤシ
ンク及びＥシンク発生器２０４の説明において与
えられている。
なおも第３図を参照し、また第５図も参照する
と第３図に図示されている一連のピンメモリアド
レスを発生する試験信号アドレス発生器２０２の
回路図が図示されている。START CYCLE*の
主張により、シフトレジスタ５００はQAからQD
出力にそれぞれ「0101」を発生させるビツトパタ
ーンが負荷される。システムクロツクMCKL*の
４つの連続的サイクルに対して、信号INIT*、
CLOAD*、及びPRESET*が発せられる。これら
の３つの波形は第３図に図示されている。信号
CLOAD*は14ビツト２進ダウンカウンタ５０６
に全て「１」のパターンを負荷する。カウンタ５
０６は４個の４ビツト２進ダウンカウンタ（図示
されていない）の縦続接続によつて形成されてい
る。カウンタ５０６の出力は信号INIT*及び
PRESET*とともに３ビツト縦続先行符号器５０
８及び５１０に入力される。符号器５０８及び５
１０からの出力はNORゲート５１２，５１４，
５１６及びインバータ５１８に論理的に接続され
てグレイコードメモリアドレス信号GMA0から
GMA3までを発生させ、これらはピンメモリ２
０６（第２Ａ図を見よ）に入力される。ダウンカ
ウンタ５０６は全て「１」のすなわち最大カウン
トから「０」のカウントまで逆に計数する。カウ
ンタ５０６がカウント「０」に達すると、グレー
コード試験信号の１つの完全なサイクルが完了す
る。もし１つ以上のグレーコード信号を望むな
ら、試験制御器１０４からの信号DCLR*を主張
させないで、ダウンカウンタ５０６にカウント
「０」からもう１度全て「１」のカウントである
次のカウントまで逆に計数させ次のサイクルを始
動させる。しかしながら、グレーコード信号にお
けるこの及び夫々のその後のサイクルにおいて
は、初期条件の設定及びプリセツトアドレス、
「０」及び「Ｆ」は全く出て来ない。
２つのクロツク信号はＤ及びＥシンク発生器２
０４によつて発せられて試験信号駆動器１１８に
よつて用いられデジタル試験信号をＤスイツチ駆
動器２１６の出力に発生させる。これら２つの信
号はDSYNC*及びESYNC*と呼称される。第３
図はまたこれら２つの信号も図示している。一連
のピンメモリアドレスの初期条件の設定及びプリ
セツト部分におけるアドレス“don´t care”がな
ければさらに試験サイクルにおける「Ｆ」アドレ
スの最後の発生に基づいて、信号DSYNC*はク
ロツク信号MCKL*と全く同じである。他方、信
号ESYNC*はピンメモリアドレスの夫々の第１
番目の発生に基づいて発生してもよくあるいはメ
モリアドレスの任意の１つの、又はすべての発生
に基づいて発生してもよいという特徴を備えてい
る。
なお第５図を参照すると、Ｄ、及びＥシンク発
生器２０４の回路図が図示されているが、信号
DSYNC*はMCKL*から得られるが試験サイクル
の間だけANDゲート５２８及びインバータ５３
０を通して信号DCLR*により作動可能とされる。
また、試験サイクル初期条件の設定及びプリセツ
ト時間の間に第３番目のピンメモリアドレスが発
生される時（“don´t care”アドレス）、先行符号
器５０８及び５１０への入力信号は全て論理
「１」の状態に在る。このことは先行符号器５１
０からのPRESET DISABLE出力を論理「０」
の状態にさせる。このレベルによりDSYNC*は
初期条件の設定及びプリセツト部分におけるその
“don´t care”ピンメモリアドレスにおいて高レ
ベルのままとなる。Ｄスイツチ駆動器２１６から
のデジタル試験信号の出力における変化が、信号
DSYNC*がピンメモリアドレスの中間において
偽となる時、初期条件の設定及びプリセツト時間
の“don´t care”ピンメモリアドレスにおいてク
ロツクされるので、DSYNC*における変化は起
こらない。したがつていわゆる“don´t care”も
出て来ない。
さらに第５図を参照すると、ピンメモリアドレ
スの夫々の第１番目の発生によつてのみ発生する
ように信号ESYNC*を選択してもかまわないし、
あるいは任意のアドレスの全ての発生に基づいて
か又はすべてのアドレスにおいて発生するよう選
択することが可能である。この融通性は以下のよ
うにして達成される。すなわち、４ビツトデータ
ワードはCPU１００からＤシンク及びＥシンク
発生器２０４に入力されまたCMD13*の主張によ
つてアドレス可能なラツチ５３２及び５３４によ
り形成されている16ビツトラツチに蓄積される。
16個のラツチの夫々は可能な16個のピンメモリア
ドレスにおける１つのアドレスに応答する。ラツ
チ５３２及び５３４からの出力はそれぞれマルチ
プレクサ５３６及び５３８に入力される。マルチ
プレクサ５３６及び５３８にはグレーコードピン
メモリアドレスGMA0からGMA3もまた入力さ
れる。マルチプレクサ５３６及び５３８からの多
重送出された出力力は伴に接続されてANDゲー
ト５４０の１つの入力への作動可能化信号を形成
する。ラツチ５３２及び５３４は全て「０」か又
は全て「１」かあるいは可能な「１」と「０」と
の組み合わせたものを備えるようプログラムする
ことができる。動作においては、試験サイクルの
間にグレーコードピンメモリアドレスが発生され
るので、発生したアドレスに対応するラツチ５３
２及び５３４からのラツチの内容がANDゲート
５４０に多重送出される。もし「１」がラツチに
蓄積されていたなららば、ANDゲート５４０は
作動可能とされてORゲート５４２へのMCKLの
１サイクルを伝送させてORゲート５４２の出力
を、インバータ５４４を通して作動させ信号
ESYNC*を発生させる。もし「０」がラツチに
蓄積されていたならば、ANDゲート５４０は不
作動とされ、ESYNC*信号は全く発生されない。
このように、信号ESYNC*をラツチ５３２及び
５３４における適当なラツチにおいて「１」を蓄
積させることにより任意のアドレスにおいて発生
するようプログラムするようが可能である。
ESYNC*を試験サイクルの間のピンメモリア
ドレスの第１番目の発生によつてのみ発生するよ
うにさせることも可能である。このことは４ビツ
ト大きさ比較器５２０と連結された４ビツト２進
カウンタ５２２によつて実行される。試験サイク
ルの始動時に、カウンタ５２２は「０」のカウン
トにクリヤされる。カウンタ５２２からの２進計
数は４ビツト大きさ比較器５２０によつてグレイ
コードピンメモリアドレス線GMA0からGMA3
上の２進コードと比較される。計数一致がある
と、ANDゲート５２４は比較器５２０の「Ａ＝
Ｂ」出力によつて作動可能とされて、もう１つの
入力としてORゲート５４２に印加されるべき
MCKLの１サイクルを可能とし従つて信号
ESYNC*を発生させる。ANDゲート５２４から
の出力はインバータ５２６によつて反転されてさ
らにカウンタ５２２にクロツク信号を供給する。
このことはカウンタ５２２を次のアドレスに進め
る。ピンメモリアドレス発生器２０２によるこの
アドレスの第１番目の発生は別のESYNC*を作
動可能にさせて発生させる。一旦カウンタ５２２
が16回歩進して「０」のカウントに達すると、グ
レイメモリアドレスは試験サイクルの始動時のみ
に存在する初期条件の設定及びプリント時間の間
だけ全て「０」すなわち「０」アドレスであるの
で、大きさ比較器５２０において別の計数一致は
決してありえない。
信号DSYNC*及びESYNC*試験信号駆動器１
１８入力され夫々のDRスイツチ駆動器２１６を
クロツクしてデジタル試験信号を駆動器の出力に
発生させる（第２Ｂ図を見よ）。第６図には独持
のDRスイツチ駆動器２１６の回路図が図示され
ている。試験信号駆動器１１８のDRスイツチ駆
動器２１６の全ては動作上同一であるので、１つ
の説明のみを与えることにする。メモリ２１４か
らのピン埋込板１２２の試験ピン１へのデータ
D0及び作動可動化E0線は第６図のＤスイツチ駆
動器２１６に入力されてＪ及びＫ入力をフリツプ
フロツプ６００及び６０２にそれぞれ供給する。
フリツプフロツプ６００はDSYNC*のバツフア
された偽のものであるDSYNCによつてクロツク
され（第２Ｂ図を見よ）一方、フリツプフロツプ
６０２は同様にバツフアされたESYNCによつて
クロツクされる。フリツプフロツプ６００からＱ
及びQ*出力は電界効果トランジスタQ1及びQ2の
相補的な１組の導通状態を制御する逆デジタル信
号を供給する。これら２つのトランジスタは電力
供給及び接地電位間で出力信号DR0を変化させ
て試験されているDUTにデジタル試験信号とし
て電圧振動を供給する。DUTに対する接地電位
は試験装置に対するものと同じである。
フリツプフロツプ６００のＱ及びQ*出力にト
ランジスタQ1及びQ2を制御させる前に、作動可
能化フリツプフロツプ６０２をESYNCによつて
論理「１」にクロツクさせなければならない。開
放コレクタNANDゲート６０４はフリツプフロ
ツプ６０２のＱ出力をフリツプフロツプ６００の
Ｑ出力と結合させてトランジスタQ1に制御信号
を送る。開放コレクタANDゲート６１２はフリ
ツプフロツプ６０２のＱ出力とフリツプフロツプ
６００のQ*出力とを結合させてトランジスタQ2
に制御信号を送る。
駆動器出力DR0は３つの状態を取ることがで
きる。第１番目に、トランジスタQ1もトランジ
スタQ2も不導通状態の場合、駆動器DR0は不作
動であるといわれる。駆動器が不作動な時、駆動
器は被試験装置を作動させない。この不作動な状
態は作動可能化フリツプフロツプ６０２がクリヤ
されて論理「０」の時には常に得られる。AND
ゲート６１２の出力は低レベルであり、Ｎチヤン
ネルトランジスタQ2を休止させる。開放コレク
タNANDゲート６０４の出力はレジスタ６０８
によつて「駆動器Ｖ＋」電位に引き上げられ、Ｐ
チヤンネルトランジスタQ1を休止させる。不作
動状態においては駆動器の出力は開放回路とな
る。それゆえ、この試験ピンに対するＤスイツチ
及びＦスイツチのいずれもを選択することが可能
である。試験サイクルの間、駆動器が不作動とさ
れる時、デジタル試験信号を入力させたかあるい
は入力させることのできた同じ結合点で応答信号
も監視できたであろう。ある論理装置において
は、このことは機能する上での方法である。例え
ば、あるメモリ装置はアドレスがそのアドレスに
より指定されたメモリの内容が出力されるのと同
一線上に、入力されることを必要とする。駆動器
２１６の動作の不作動結合点のために、Ｄスイツ
チはピン埋込板１２２の夫々の試験ピンに連結し
ている選択可能なスイツチのセツトには必要とさ
れていない。第２番目に、トランジスタQ1が導
通状態の場合、駆動器出力は高レベルとなるこの
状態は作動可能化フリツプフロツプ６０２及びデ
ータフリツプフロツプ６００のどちらがいずれも
セツトされていても得られる。開放コレクタ
NANDゲート６０４の出力は低レベルであり、
ＰチヤンネルトランジスタQ1を作動させる。第
３番目に、トランジスタQ2が導通状態に在る場
合、駆動器出力は低レベルとなる。このことは作
動可能化フリツプフロツプ６０２がセツトされか
つデータフリツプフロツプ６００がクリヤされる
時に起こる。ANDゲート６１２の出力は高レベ
ルであり、ＮチヤンネルトランジスタQ2を作動
させる。いずれのトランジスタを導通させるに
も、作動可能化フリツプフロツプ６０２がセツト
されなければならないこと、及びトランジスタ
Q1及びQ2は同時には導通状態になれないことに
注目すべきである。さらに、各トランジスタは
「内蔵回路」論理結合点の駆動に充分な150ミリア
ンペアを通すことが可能である。
次に第７Ａ図を参照すると試験制御器１０４及
び機能試験装置１０６のブロツク図が図示されて
いるが、試験制御器１０４のコマンドデコーダ７
１０がCPU１００Ｉ／Ｏ１０２ポートの１つに
接続されているのが図示されている。コマンドデ
コーダ７１０の機能はCPU１００から８ビツト
デジタルコードを入力してこれをデコードし32個
のシステムコマンド、CMD0*からCMD31*まで
のうちの１つを発生することである。コマンドデ
コーダ７１０はまた基板アドレスオーバーライド
BAOR*機能試験COUNT*、機能試験HIGH*、
やEXT CLOCK SELECT*のような種々のシス
テムコマンドをも発生する。表には機能名称と
ともにシステムコマンドのリストが示されてい
る。システムコマンドCMD5*からCMD7*までは
CPU１００からのデータをラツチ（図示されて
いない）に格納するために使用され、ラツチは試
験装置１０１に種々の機能を行なわせるのに使用
される別の信号を発生させるよう動作する。これ
ら３個のシステムコマンド、CMD5*からCMD7*
までにより発生される信号も表に示されてい
る。詳しくは、上述の種々のシステムコマンドは
表に示されているデータ線上のデータと協働し
てCMD7*（モードラツチ＃２）により発せられ
る。コマンドデコーダ７１０によつて発生される
システムコマンドクルはデジタル試験装置１０１
内の種々の機能の始動及び停止に使用される。
表 コマンド スキツプ制御器コマンド CMD0* マスターリセツト CMD1* トリガー実行サイクル CMD2* リードセツト CMD3* リードクリヤ CMD4* リードグループクリヤ（RCLR*） CMD5* 制御リードラツチ………データ線制御
ラツチ ０ 応答線接続 １ 接続Ｅポールリード ２ 接地Ｅ ３ 作動Ｆ ４ 接地Ｇ ５ 未定 CMD6* モードラツチ＃１………データ線モー
ドラツチ＃１ ０ DUT−リード １ DUT＋リード ２ DUT＋5V供給リレー ３ DUT＋RV供給リレー ４ 未定 ５ 未定 CMD7* モードラツチ＃２………データ線モー
ドラツチ＃２ ０ COUNT*／HIGH*Reg選択 １ BAOR* ２ EXT CLOCK SELECT* ３ 末定 ４ 未定 ５ 未定 CMD8* シフト結果レジスタ CMD9* プログラムデータ転送 CMD10* MG＆PA＆RGラツチ CMD11* スレシヨルド電圧ラツチ CMD12* クロツク分割ラツチ CMD13* ESNCセツト CMD14* MEM書込み CMD15* クリヤESYNCメモリ CMD16* 未定 CMD17* 未定 CMD18* PICAビジイセツト CMD19* PICAビジイリセツト CMD20* 断継 作動可能 CMD21* 断続 不作動 CMD22* Ｘリレー格納（STROBE） CMD23* Ｘリレーマスタークリヤ（MCLR） CMD24* 未定 CMD25* 未定 CMD26* 未定 CMD27* 未定 CMD28* 未定 CMD29* 未定 CMD30* 未定 CMD31* 未定 さまざまなDUTにより使用されている種々の
論理電圧レベルを調節するために、試験制御器１
０４は、CPU１００からの入力データに応答し
て論理低レベルと論理高レベルとの間のある値を
有する負のスレシヨルド電圧、（−）
THRESHOLDをこの集積回路の構成組織に対し
て発生させる。このスレシヨルド電圧はDUTか
らの信号とともに総和されて電圧を生じこれは１
つの入力として比較器に印加される。DUT信号
が正のスレシヨルド電圧に等しい時、総和、電圧
は「０」になる。総和回路のさらに詳しい説明は
後に応答線インターフエース７２０の説明におい
て与えられるだろう。信号（−）THRESHOLD
はシステムコマンドCMD11*がCPU１００から
８ビツトデジタルワードをスレシヨルド電圧ラツ
チ７００に格納する時に発生される。ラツチ７０
０の出力はデジタル・アナログ変換器７０２に入
力され、デジタル・アナログ変換器７０２はスレ
シヨルドラツチ７００の２進内容によつて指定さ
れた負の電圧を発生させる。
デジタル試験装置１０１回路において発生され
またマスタークロツクとして使用されているシス
テムクロツクはマスタークロツク発生器７０６に
よつて発生されている。システムクロツク
MCKL及びMCKL*はマスタークロツク発生器７
０６によつてＮ分割カウンタにおける内部発振器
７０８による8MHz発振器クロツク信号を分割し
ていくことにより出力される。Ｎの値はＮ分割カ
ウンタラツチ７０４の内容によつて指定される。
システムコマンドCMD12*はCPU１００からの
８ビツトデータワードＮをラツチ７０４に格納し
てＮ分割カウンタをプログラムする。発振器７０
８はピンメモリデータ転送制御器２００（第４図
を見よ）によつて使用される2MHz発振器クロツ
ク信号も供給する。8MHz内部クロツクとは異な
る外部クロツクを用いるべき場合には、EXT
CLOCK SELECTを主張させてマスタークロツ
ク発生器７０６をＮ分割カウンタへのクロツク信
号源としてEXT CLOCK入力を選択するよう制
御する。試験装置１０１と応答線インターフエー
ス７２０において後に説明される同じ設計の
DUT信号レベルとの間のインターフエース回路
はEXT CLOCK信号をマスタークロツク発生器
７０６へとインターフエースさせるのに使用され
る。
なおも第７Ａ図を参照すると、始動試験サイク
ル発生器７１４は受信可能化信号発生器７１２と
協働して、試験サイクルの始動及び停止を制御し
ここにおいてデジタル試験信号が発生され、さら
に応答線信号は機能試験装置１０６によつて監視
される。始動試験サイクル発生器７１４に応答し
て、受信可能化信号発生器７１２は受信可能化信
号LISTEN*をも発する。LISTEN*は機能試験
装置１０６に入力されこの受信可能化信号が真の
時機能試験装置１０６に応答線信号１２８を検査
することを可能とさせる。
第８図は始動試験サイクル発生器７１４及び受
信可能化信号発生器７１２の回路図を図示してい
る。始動試験サイクル発生器７１４は信号
START CYCLE*を発生して試験サイクルの始
動を示す。システムコマンドCMD1*の発生によ
り、フリツプフロツプ８００はMCKLによつて
論理「１」にクロツクされこうしてNANDゲー
ト８１４の１つの入力が作動可能となる。フリツ
プフロツプ８００のＱ出力はCMD1*が発生する
前には論理「０」であつたので、フリツプフロツ
プ８０２のQ*出力はCMD1*が主張される時に
は、論理「１」の状態に在る。この信号はフリツ
プフロツプ８００のＱ出力と同様NANDゲート
８１４に入力されそのためフリツプフロツプ８０
０のＱ出力に論理「１」が生じると、NANDゲ
ート８１４の出力はSTART CYCLE*を主張す
る。１つのMCKLサイクルの後、フリツプフロ
ツプ８０２は論理「０」にクロツクされて
NANDゲート８１４の出力を論理「０」に戻す。
このように、START CYLE*はMCKLの１つの
クロツクサイクルに対して主張される。START
CYCLE*の主張に続いて、DCLR*が真となり試
験サイクルの発生することを示す。フリツプフロ
ツプ８０２のＱ出力はDCLR*でありこれは試験
サイクルの間論理「１」状態を取る。試験サイク
ルはフリツプフロツプ８０２が論理「１」の状態
に在る間は続くものである。３つの信号START
CYCLE*、PCLR*、及びこの反対のDCLRはデ
ジタル試験装置１０１全体にわたつて使用され実
行される種々の機能を作動可能としたり不作動に
したりする。
受信可能化信号発生器７１２は、第８図に図示
されているように、試験サイクルの長さを決定し
さらに受信可能化信号LISTEN*を発生して機能
試験装置１０６を作動可能として試験サイクルの
間に応答信号１２８を監視及び試験させる。
LISTEN*は選択されたピンメモリアドレスの第
１番目の発生により作動可能とされるが実際はそ
の時には主張されない。それ以上の状況が
LISTEN*の主張される前に発生しなければなら
ない。受信可能化信号発生器７１２の機能をさら
に理解するために、第１０図を参照すると、これ
にはデジタル試験信号のセツトの部材である５つ
の可能なデシタル試験信号のタイムチヤートが図
示されている。第１０図の図示されている波形に
おける夫々の変化はその試験信号に対するピンメ
モリアドレスが発生する時に起こる。（第３図を
見よ）。このように、f3における変化はアドレス
「３」が発生する時に起こる。受信可能化信号発
生器７１２は２つの予め選択された試験信号が論
理「１」の状態に在る時及び第１番目の予め選択
されたピンメモリアドレスがすでに発生している
時であり第２番目の予め選択されたピンメモリア
ドレスは発生していない時にLISTEN*を発生す
る。換言すれば、LISTEN*は２つのピンメモリ
アドレスの第１番目の発生の間に発生されうるが
２つの別の試験信号が同時に論理「１」になるま
では決して主張されない。例えば、第１０図は
LISTEN*の発生を図示しているがLISTEN*はf2
及びf3が論理「１」の状態に在る加算された状態
によつてアドレス１とアドレス４との間で作動可
能とされる。
信号LISTEN*は以下のようにして発せられ
る。すなわち、受信可能化信号発生器７１２は、
第８図に図示されているように、16×４ビツトメ
モリ８０４を備えておりこれはピンメモリ１１２
におけるメモリ１１４に同じである（第２Ｂ図を
見よ）。メモリ８０４にはピンメモリアドレス信
号MA0からMA3までが入力される。これらのア
ドレス信号は、すでに説明したように、試験サイ
クルの間と、そしてデジタル試験装置１０１の初
期条件の設定の間のどちらの間にも発生される。
同様にメモリ８０４にはCPU１００からの書込
み可能化線及びデータ入力線も入力される。デジ
タル試験装置１０１の初期条件の設定の間、デー
タ線MD4*からMD7*までのデータはピンメモリ
１１２がプログラムされている間にポート＃１の
ビツト７を主張することによつてメモリ８０４に
格納される。試験サイクルの間にメモリ８０４の
内容は、メモリ２１４によつて試験ピンへのデジ
タル試験信号を発生するのに使用されるグレーコ
ードピンメモリアドレスの制御の下にフリツプフ
ロツプ８０６，８０８，８１０、及び８１２へと
出力される。フリツプフロツプ８０６，８０８及
び８１０へのＪ及びＫ入力はメモリ８０４からの
４つの出力のうちの１つにそれぞれ接続されてい
る。フリツプフロツプ８１２へのＪ及びＫ入力は
ANDゲート８１６からの出力に接続されており、
ANDゲート８１６は２つの入力のうちの１つと
して、メモリ８０４からの４ビツトの最後のもの
を備えている。このビツトはANDゲート８１６
を介して試験信号アドレス発生器２０２からの信
号INIT COMPLETE（第５図を見よ）によつて
作動可能とされる。INIT COMPLETEは試験サ
イクル初期条件の設定及びプリセツト部分の終了
時に真となる。信号INIT COMPLETEは試験サ
イクル初期条件の設定及びプリセツト部分の間に
発生するアドレスがもしLISTEN*の発生に使用
されるならば該アドレスが試験サイクルを終わら
せるのを妨げるのに使用される。
フリツプフロツプ８０６及び８０８からのＱ出
力は４つの入力のANDゲート８２６に入力され
ANDゲート８２６は信号LISTEN*を出力する。
フリツプフロツプ８０６の機能はピンメモリアド
レスの第１番目の発生が生じる時ANDゲート８
２６への１つの入力を作動可能としてこれにより
可能グレーコード信号の１つがすでに論理「１」
になつていることを表わすことである。フリツプ
フロツプ８０８の機能は８０６と同じである。リ
セツトフリツプフロツプ８２０及び８２２からの
Ｑ出力はANDゲート８２６への２つの残りの入
力として入力される。フリツプフロツプ８２０は
フリツプフロツプ８１０が論理「１」にクロツク
される時に、セツトされまたフリツプフロツプ８
２２（フリツプフロツプ８２２は試験サイクルの
始動時にDCLR*によつてセツトされていた）は
フリツプフロツプ８２０がすでにセツトされた後
フリツプフロツプ８２０のＱ出力によつて作動可
能とされたNANDゲート８２４を通してフリツ
プフロツプ８１２のＱ出力によりリセツトされ
る。操作においては、メモリ８０４は、任意の２
つのグレーコード信号の論理高レベルの間の信号
LISTEN*の発生を始動及び休止するよう選択さ
れる適当なメモリロケーシヨンにおける論理
「１」によつてプログラムされ、これにより試験
サイクルの間にピンメモリアドレスの発生に基づ
いて、論理「１」がフリツプフロツプ８０６，８
０８，８１０及び８１２に出力されるようにす
る。フリツプフロツプ８０６，８０８、及び８１
０がセツトされてしまうと、LISTEN*が主張さ
れることとなる。フリツプフロツプ８１２がセツ
トされると、LISTEN*は偽になつて機能試験装
置１０６への作動可能化信号を終了させ試験サイ
クルは終了されることとなる。フリツプフロツプ
８２２のＱ出力は、フリツプフロツプ８１２がセ
ツトされる時にセツトされるものであるが、信号
STOP CYCLEであつてこれは始動試験サイクル
発生器７１４に入力されて試験サイクルを終了さ
せる。
次に第７Ａ図を参照すると、機能試験装置１０
６が図示されているが、これは応答信号入力１２
８及び（−）THRESHOLD電圧に応答して応答
信号RDATAを発生する応答線インターフエース
７２０を備えている。また応答線インターフエー
ス７２０の出力はアナログ・デジタル変換器７２
２に連結されており、アナログ応答線信号１２８
が８ビツトデジタル表示に変換されるようになつ
ている。アナログ・デジタル変換器７２２の出力
は応答線のアナログ電圧が所望の時Ｉ／Ｏポート
１０２の入力ポートの１つを通じてCPU１００
に入力される。機能試験装置１０６は、アナロ
グ・デジタル変換器試験のほかに、３つの別の試
験を実行する。第１番目に、CRC機能試験装置
７２４はRDATA上の「１」及び「０」のビツト
流を監視して、ビツト流の長さ及びキヤラクタを
表示する小型デジタルコードを発生させる。第２
番目及び第３番目に、COUNT付きHIGH機能試
験装置７２６はCOUNT試験として試験サイクル
の間にRDATAに起きた変換の数を計数し、
HIGH試験として応答信号PDATAの論理高レベ
ル周期の間に発生するシステムクロツクMCKL
の数を計数する。
次に第９図を参照すると、機能試験装置１０６
の回路図が図示されているが、応答線信号１２８
がバツフア増幅器９０２に直列レジスタ９００を
通して入力されているのが示されている。バツフ
ア９０２への入力電圧はダイオードD1及びD2に
よつて＋15ボルトとアナログ接地との間に制御さ
れているダイオードである。バツフア増幅器９０
２の出力はレジスタ９０５とアナログ・デジタル
変換器７２２とに入力されている。バツフア増幅
器９０２の出力はデジタル・アナログ変換器７０
２（第７Ａ図を見よ）により発生された（−）
THRESHOLD電圧によつて総和されて、比較器
９０６へ送られる入力電圧を形成する。レジスタ
９０４及び９０５は、いずれも比較器９０６の入
力に接続されているが、（−）THRESHOLD電
圧をバツフア９０２の出力に加える総和回路網を
備えている。ダイオードD3及びD4は並列にだが
反対方向で、比較器９０６の入力からアナログ接
地に接続されている。この構成によつて、D4は
正電圧を制限し一方D3は負電圧を制御する。こ
のようにして、比較器９０６への入力電圧は応答
線１２８の期待される応答信号振幅の中心点の付
近のプラス１又はマイナス１のダイオード降下の
電圧に制限される。比較器９０６の出力は信号
RDATAであり、これはCRC７２４及び
COUNT付きHIGH７２６の各機能試験装置に入
力される。
第９図に図示されているように、CRC機能試
験装置７２４はCRC発生器／検査器を使用して
いるが、これはFairchild Semicondoctor
model 9401によつて製造され、“マイクロ論理
（micrologic）”という名称でその1976年のカタロ
グに説明されているが、このカタログはここにお
いてあらゆる意図で組み込まれている。この装置
は信号RDATAに周期冗長検査コードを発生させ
る。システムクロツクMCKL*は、LISTEN*よ
つて禁止されない時、NANDゲート９０８及び
NORゲート９１０を通してCRC発生器７２４を
クロツクする。試験サイクルの完了時に、CRC
発生器７２４の内容はコマンドCMD8*の主張に
よつてCPU１００の中へとクロツクされる。
CMD8*の夫々の主張は周期冗長検査コードの１
ビツトをCPU１００へとクロツクする。
上で説明したように、COUNT付きHIGH機能
試験装置７２６はRDATAが真であつた時、
RDATAにおける変換の数を試験サイクルの間に
計数するかあるいはシステムクロツクの数を試験
サイクルの間に計数するかのいずれかを実行す
る。機能試験COUNTが真の時、BCDカウンタ
９３４，９３６，９３８及び９４０の縦続接続は
試験サイクルの間に発生した応答信号RDATAの
正の変換の数を計数する。信号COUNT*はAND
ゲート９３０によつて信号RDATAとAND結合
されてBCDカウンタへのクロツク信号を発生さ
せる。禁止信号LISTEN*が偽になる時、BCDカ
ウンタは計数可能となる。同様に、機能試験
HIGHにおいて、NANDゲート９３２は信号
RDATAが真の時システムクロツクMCKLから
BCDカウンタへクロツク信号を発生させる。
COUNT及びHIGHの機能試験のいずれもの完
了時に、BCDカウンタの内容は単線上に多重送
信されてからCPU１００に入力される。この多
重送信は２進カウンタ９１４及び1/4構成のデコ
ーダ９１６及び９１８によつて完成される。
BCDカウンタの夫々からの出力は夫々のカウン
タへの選択線によつて選択的に作動可能とされ
る。カウンタの夫々からの共通出力はともに母線
で接続しそれによつて選択されたBCDカウンタ
の出力のみが母線に表わされることとする。シス
テムコマンドDMD8*はカウンタ９１４によつて
計数され、カウンタ９１４は４ビツトデジタルコ
ードを出力するがそのコードのうち低レベルの方
の２ビツトは1/4構成のデコーダ９１６に入力さ
れて、４つの作動可能化信号を発生する。高レベ
ルの２ビツトは1/4構成のデコーダ９１８に入力
されて４つの選択信号を発生させる。作動可能化
信号はマルチプレクサNANDゲート９２０，９
２２，９２４及び９２６に入力される。BCDカ
ウンタの夫々の結合出力はもう１つの入力として
それらのマルチプレクサNANDゲートの夫々に
入力される。マルチプレクサNANDゲート９２
０，９２２，９２４、及び９２６の出力はともに
接続されて信号出力信号COUNT AND HIGH
RESULTを形成し、この信号はＩ／Ｏポート１
０２の１つの入力ポートによつてCPU１００に
入力される。これらのマルチプレクス回路は夫々
の主張CMD8*によつて４個の縦続BCDカウンタ
９３４，９３６，９３８及び９４０からの夫々の
連続した出力がCOUNT AND HIGH
RESULT信号線において連続的に多重送出され
るように動作する。
機能試験装置１０６からの結果がCPU１００
に入力された時、基本的手順が実行され計算結果
が正確に動作するDUTから期待されるであろう
結果に比較される。この比較に基づいて、DUT
がどのように実行したかに関して決定がなされ
る。
本発明を説明するのに、好ましい１実施例が参
照されて来た。しかしながら、当業者及び本発明
の開示に精通する者は特許請求の範囲において画
定されているような本発明の範囲内にはいるであ
ろう追加、削除、交換、又は他の変形を認識でき
る。
【図面の簡単な説明】
第１図は計算機制御デジタル回路試験装置のブ
ロツク図である。第２図は試験信号発生器の回路
図である。第３図は選択可能グレーコードデジタ
ル試験信号のセツトにおけるタイムチヤートであ
る。第４図はピンメモリデータ転送制御器の回路
図である。第５図は試験信号アドレス発生器及び
Ｄ＆Ｅシンク発生器の回路図である。第６図は試
験信号Ｄスイツチ駆動器の回路図である。第７Ａ
図及び第７Ｂ図は試験制御器、Ｄ、Ｅ、Ｆ、＆Ｇ
スイツチセレクタ及び機能試験装置の回路図であ
る。第８図は受信可能化信号及び試験始動サイク
ル発生器の回路図である。第９図は機能試験装置
の回路図である。第１０図は受信可能化信号の発
生を図示するタイムチヤートである。 参照番号の説明、１００……中央処理装置
（CPU）、１０２……入出力ポート、１０１……
デジタル試験装置、１０３……試験装置板、１０
４……試験信号制御器、１０６……機能試験装
置、１１０……ピンメモリアドレス付きデータ負
荷発生器、１１２……ピンメモリ、１１４……基
板選択デコーダ、１１６……Ｄ、Ｅ、Ｆ、＆Ｇス
イツチセレクタ、１１８……試験信号駆動器、１
２０……リードスイツチ板Ｎ、１２２……ピン埋
込板、１２４……被試験装置（DUT）、２００…
…ピンメモリアドレスデータ転送制御器、２０２
……試験信号アドレス発生器、２１６……スイツ
チ駆動器、２０４……Ｄ＆Ｅシンク発生器、２０
６……ピンメモリアドレスマルチプレクサ、２０
８……ピンメモリ書込み可能化デコーダ、２１４
……メモリ、７０８……内部発振器、７００……
スレツシヨルド電圧発生器、７０６……システム
クロツク発生器、７１０……コマンドデータ、７
１２……受信可能化信号発生器、７１４……始動
試験サイクル発生器、７０４……Ｎ分割カウンタ
ラツチ、７０２……デジタル・アナログ変換器、
７２４……CRC機能試験装置、７２２……アナ
ログ・デジタル変換器、９２４……CRC発生器、
７２０……応答線インターフエース、７２６……
COUNT付きHIGH機能試験装置。

Claims (1)

  1. 【特許請求の範囲】 １ 電気回路内で相互に接続され、第１、第２お
    よび非接続の論理状態を有する試験信号に応答す
    る回路構成部品の電気的特性を該回路の電気的結
    合点において、中央処理装置を使用して内部回路
    試験をするための内部回路電気的特性試験装置で
    あつて、前記試験装置は、 (イ) プログラム可能な複数個のデジタル試験信号
    発生装置であつて、試験される前記回路に印加
    される試験信号を表わすデジタル信号を記憶す
    るためのアドレス指定可能な記憶位置を有する
    前記試験信号発生装置と、 (ロ) 前記回路に試験信号を供給するため前記中央
    処理装置に応答し、選択された前記試験信号発
    生装置を制御することにより試験される前記回
    路に応答信号を発生させるための試験制御装置
    とを備え、 前記アドレス指定可能記憶位置は、アドレス指
    定されたとき、前記試験信号の前記第１あるいは
    第２の状態を表わす第１の部分と前記試験信号の
    非接続の状態を表わす第２の部分とを有するデジ
    タルコードを出力し、 各試験信号は前記回路構成部品の電気的特性の
    試験中は該回路の全域の電気的結合点を制御する
    ため、試験される前記回路の選択された電気的結
    合点に前記電気回路内の前記相互接続と並列に供
    給されることを特徴とする前記内部回路試験装
    置。 ２ 特許請求の範囲第１項記載の内部回路試験装
    置であつて、前記デジタルコードの前記第２部分
    は前記第１あるいは第２の論理状態の出力を制御
    し、前記内部回路試験装置は、前記デジタルコー
    ドの前記第１部分に応答して前記試験信号の前記
    第１あるいは第２の論理状態を生成するフリツ
    プ・フロツプ回路を有し、前記デジタルコードの
    第１部分は前記試験信号の論理状態が従来の状態
    を維持すべきであるか反転した状態に変化すべき
    であるかを表わすことを特徴とする前記内部回路
    試験装置。 ３ 特許請求の範囲第２項記載の内部回路試験装
    置であつて、前記フリツプ・フロツプ回路はＪ−
    Ｋフリツプ・フロツプであることを特徴とする前
    記内部回路試験装置。 ４ 特許請求の範囲第２項記載の内部回路試験装
    置であつて、前記応答信号に接続され前記被試験
    回路からの応答データを圧縮するための周期冗長
    検査レジスタを有することを特徴とする前記内部
    回路試験装置。 ５ 特許請求の範囲第１項または第２項記載の内
    部回路試験装置であつて、ピン取り付け台を有し
    前記被試験回路内の電気的結合点と接続可能な電
    気的試験ピンを含むことを特徴とする前記内部回
    路試験装置。 ６ 特許請求の範囲第１項記載の試験装置は夫々
    の試験ピンに連結されて、関連する前記試験ピン
    を応答信号線に選択的に接続させる選択可能なス
    イツチを有することを特徴とする前記試験装置。 ７ 特許請求の範囲第１項において、前記選択可
    能なスイツチがリードスイツチであることを特徴
    とする前記電気的特性試験装置。 ８ 特許請求の範囲第１項において、前記試験信
    号が１セツトのグレーコード試験信号を含んでい
    る前記電気的特性試験装置。 ９ 特許請求の範囲第８項において、前記１セツ
    トのグレーコード試験信号が14個のデジタル試験
    信号を含んでいる前記電気的特性試験装置。 １０ 特許請求の範囲第９項において、前記各デ
    ジタル試験信号発生装置は (a) 前記試験サイクル期間に一連のメモリアドレ
    スを発生するメモリアドレス発生装置と、 (b) 前記アドレス発生装置に応答して、論理信号
    を出力しデジタル試験信号を選択する第１メモ
    リであつて各デジタル試験信号に対して特定の
    蓄積位置を備え、前記論理信号が前記選択され
    る試験信号間の変化を可能にする前記第１メモ
    リと、 (c) 前記アドレス発生装置に応答して、論理信号
    を出力し前記選択される試験信号の発生を可能
    にしたり、不可能にしたりする第２メモリと、 (d) 前記メモリアドレス発生装置に応答して、同
    期信号を発生する同期信号発生装置と、 (e) 前記第１及び第２メモリからの出力、及び前
    記同期信号に応答して、選択されたデジタル試
    験信号を発生させかつ前記選択されたデジタル
    試験信号を前記回路の１つの電気的結合点に印
    加する駆動装置と、 を備えている前記電気的特性試験装置。 １１ 特許請求の範囲第１０項において、前記一
    連のメモリアドレスは前記第１および第２メモリ
    の各アドレス可能な蓄積位置の整列連続アドレス
    を備え、前記連続した夫々のアドレスはそのアド
    レスによつて指定された前記デジタル試験信号間
    の変化を可能にする前記電気的特性試験装置。 １２ 特許請求の範囲第１１項において、前記第
    １メモリはさらに初期条件設定ビツトを蓄積する
    メモリ位置、及びプリセツトビツトを蓄積する別
    のメモリ位置を備え、前記初期条件設定及びプリ
    セツトビツトは前記デジタル試験信号の夫々に対
    して複数個の可能な始動連続の１つを指定する前
    記電気的特性試験装置。 １３ 特許請求の範囲第１０項において、前記同
    期信号発生装置は (a) 前記アドレス発生装置の夫々のアドレスごと
    に変化する第１同期信号を発生する第１の同期
    信号発生装置と、 (b)(i) 前記一連のメモリアドレスにおける夫々の
    アドレスの第１番目の発生時、あるいは、 (ii) 前記一連のメモリアドレスにおける任意あ
    るいは全てのアドレスの発生時に変化する第
    ２の同期信号を発生する第２の同期信号発生
    装置と、 を備えている前記電気的特性試験装置。 １４ 特許請求の範囲第１０項において、前記デ
    ジタル試験信号発生装置はさらに前記処理装置に
    応答して前記試験サイクルの発生の前に前記第１
    及び第２メモリ内にデジタル試験信号発生データ
    をアドレス及び蓄積する装置を備えている前記電
    気的特性試験装置。 １５ 特許請求の範囲第２項において、前記試験
    制御装置は (a) 内部の発振器と、 (b) 前記処理装置に応答して前記試験装置に入力
    される外部発生信号によりつくられる電圧をオ
    フセツトするための負のオフセツト電圧を発生
    し、前記外部発生信号は外部クロツク信号を含
    むスレシヨルド電圧発生器と、 (c) 前記外部信号、前記処理装置、前記発振器お
    よび前記スレシヨルド電圧発生器とに応答し
    て、システム・クロツクを発生し、該システ
    ム・クロツクが前記内部発振器あるいは外部ク
    ロツクから得られるシステム・クロツク発生器
    と、 (d) 前記処理装置に応答して、システム命令を発
    生して前記試験装置の機能を制御するコマンド
    デコーダと、 (e) 前記処理装置と前記デジタル試験信号発生器
    とに応答して、前記試験サイクルの長さを制御
    し、また、受信可能化信号を発生させて該受信
    可能化信号の発生している間に前記機能試験装
    置を作動可能にして応答信号により機能試験を
    実行させる受信可能化信号発生器と、 (f) 前記システム・クロツク、前記受信可能化信
    号発生器、及び前記コマンドデコーダに応答し
    て、前記試験サイクルを始動及び停止させる始
    動試験サイクル発生器と、 を備えている前記電気的特性試験装置。 １６ 特許請求の範囲第１５項において、前記シ
    ステム・クロツク発生器はＮ分割カウンタである
    前記電気的特性試験装置。 １７ 特許請求の範囲第１５項において、前記ス
    レシヨルド電圧発生器はデジタル・アナログ変換
    器である前記電気的特性試験装置。 １８ 前記応答信号線に接続され、 前記中央処理装置に応答して、前記応答信号を
    受け取り、前記回路の電気的特性を判定する機能
    試験装置を含む特許請求の範囲第１項記載の電気
    的特性試験装置。 １９ 特許請求の範囲第１８項において、前記機
    能試験装置は、 (a) アナログ・デジタル変換器と、 (b)(i) 前記応答試験信号が論理高レベル状態にあ
    る時に発生されたクロツク信号におけるサイ
    クルの数、か又は (ii) 前記試験サイクルにおいて起こる前記応答
    試験信号におけるパルスの数 を計数するカウンタと、 (c) 応答信号の連続ビツト流からデジタルコード
    を発生させ、該コードに前記信号の記号を表示
    させる周期冗長検査コード発生器と、 を備えている前記装置。 ２０ 中央処理装置を使用して、相互に接続され
    たデジタル構成部品を回路の電気的結合点におい
    て試験する内部回路試験装置であつて、前記構成
    部品は第１、第２および非接続の論理状態を有す
    る信号に応答し、前記試験装置は更に、 (a) 複数個のプログラム可能なデジタル試験信号
    装置であつて、それぞれは試験される回路への
    試験信号を表わすデジタル信号を蓄積するため
    のアドレス可能な記憶場所を有し、 (i) 前記各試験信号は前記第１、第２および非
    接続の論理状態の独立で選択的可変で中断の
    ない順序を有し、 (ii) 各試験信号は、試験される回路の選択され
    た接続点に印加される前記デジタル試験信号
    装置と、 (b) 前記の試験される回路の接続点に対し前記試
    験信号を印加しまた受取り、前記試験される回
    路の全接続点の制御を行なうための複数個の試
    験ピン、および (c) 前記試験信号に応答し、前記の試験される回
    路から応答信号を受取るための装置を有し、 前記アドレス可能記憶場所はアドレス指定され
    たとき前記試験信号の前記第１あるいは第２論理
    状態を表わす第１部分と前記非接続を表わす第２
    部分とを有する多ビツトのデジタルコードを出力
    し 前記非接続論理状態を表わす前記第２部分は前
    記試験信号の前記第１あるいは第２の論理状態の
    出力を前記被試験回路に出力することを特徴とす
    る前記内部回路試験装置。 ２１ 特許請求の範囲第２０項記載の試験装置で
    あつて前記応答信号受取装置は前記被試験回路か
    らのデジタル応答データビツトを圧縮するための
    周期冗長検査生成装置を有することを特徴とする
    前記試験装置。 ２２ 特許請求の範囲第２０項記載の試験装置で
    あつて前記デジタル試験信号装置のそれぞれは (イ) 前記デジタルコードを記憶するための前記ア
    ドレス可能記憶場所を含むランダムアクセスメ
    モリと、 (ロ) 前記デジタルコードの前記第１部分に応答し
    て前記試験信号の前記第１あるいは第２の論理
    状態を生成するフリツプ・フロツプ回路と、を
    有し前記デジタルコードの第１部分は前記試験
    信号の論理状態が従来の状態を維持すべきであ
    るか反転した状態に変化すべきであるかを表わ
    すことを特徴とする前記試験装置。 ２３ 前記複数個の試験ピンがピン取り付試験台
    を含んでいる特許請求の範囲第２０項記載の前記
    内部回路試験装置。 ２４ 前記応答信号を受取るための装置は、前記
    応答信号の論理状態の記号を発生する装置を含む
    特許請求の範囲第２０項記載の前記内部回路試験
    装置。
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