JPS6388908A - モノリシツク集積回路 - Google Patents
モノリシツク集積回路Info
- Publication number
- JPS6388908A JPS6388908A JP23504886A JP23504886A JPS6388908A JP S6388908 A JPS6388908 A JP S6388908A JP 23504886 A JP23504886 A JP 23504886A JP 23504886 A JP23504886 A JP 23504886A JP S6388908 A JPS6388908 A JP S6388908A
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- Japan
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- terminals
- terminal
- line
- capacitance
- gate
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、モノリシック集積回路に関し、特に３端子を
有し、そのうち２端子が容量性結合をもつような構造の
分岐回路を用いるモノリシック集積回路に関するもので
ある。
有し、そのうち２端子が容量性結合をもつような構造の
分岐回路を用いるモノリシック集積回路に関するもので
ある。
第２図は例えば１９８６ １ＥＥＥ ＭＴＴ−Ｓマイ
クロウェーブ シンポジウム ダイジェスト１３−１７
頁（Ｍｉｃｒｏｅｙａｖｅ Ｓｙｍｐ、Ｄｉｇ、 Ｐ
、１３−１７）に示された分布型モノリシック増幅器の
１セルの電界効果トランジスタのゲート側入力伝送線路
部分の等価回路、第３図はそのパターン図である。分布
型モノリシック増幅器は、電界効果トランジスタのゲー
ト・ソース間容量、ドレイン・ソース間容量を利用した
もので、ゲート側、ドレイン側を集中インダクタンスま
たは分布定数線路でそれぞれ結線し、擬似的に分布定数
線路にみたてて、広帯域な増幅器を得るものである。
クロウェーブ シンポジウム ダイジェスト１３−１７
頁（Ｍｉｃｒｏｅｙａｖｅ Ｓｙｍｐ、Ｄｉｇ、 Ｐ
、１３−１７）に示された分布型モノリシック増幅器の
１セルの電界効果トランジスタのゲート側入力伝送線路
部分の等価回路、第３図はそのパターン図である。分布
型モノリシック増幅器は、電界効果トランジスタのゲー
ト・ソース間容量、ドレイン・ソース間容量を利用した
もので、ゲート側、ドレイン側を集中インダクタンスま
たは分布定数線路でそれぞれ結線し、擬似的に分布定数
線路にみたてて、広帯域な増幅器を得るものである。
第２図の等価回路においては、入力端子ｌから入った信
号は、金属線路によるインダクタンス２゜端子３に接続
される電界効果トランジスタの等測的なゲート・ソース
間容量４．金属線路によるインダクタンス５．入力端子
１と出力端子６とを結ぶ容量７から構成される橋絡Ｔ形
回路により増幅される。この回路は、上記構成素子の各
値の選び方によって、出力端子６に伝送される信号の振
幅が周波数に無関係に一定な全域通過回路となることが
わかっている。このため、非常に広帯域な増幅器を構成
できる。
号は、金属線路によるインダクタンス２゜端子３に接続
される電界効果トランジスタの等測的なゲート・ソース
間容量４．金属線路によるインダクタンス５．入力端子
１と出力端子６とを結ぶ容量７から構成される橋絡Ｔ形
回路により増幅される。この回路は、上記構成素子の各
値の選び方によって、出力端子６に伝送される信号の振
幅が周波数に無関係に一定な全域通過回路となることが
わかっている。このため、非常に広帯域な増幅器を構成
できる。
第３図は第２図の等価回路を実現した金属配線図であり
、添字の番号が第２図の各素子を構成する部分に対応す
る。７ａは下側金属線路２ａと上側金属線路５ａとの間
に誘電体８を挿入する平行平板容量を利用して、出力端
子６ａと入力端子１ａとを容量的に結合したものである
。
、添字の番号が第２図の各素子を構成する部分に対応す
る。７ａは下側金属線路２ａと上側金属線路５ａとの間
に誘電体８を挿入する平行平板容量を利用して、出力端
子６ａと入力端子１ａとを容量的に結合したものである
。
従来のモノリシック集積回路は以上のように構成されて
いるので、平行平板容Ｍ１ａの部分の基板の表面荒さ、
エツチングの過程でのピンホールの存在により、絶縁耐
圧が劣化し、信頼性に問題があった。
いるので、平行平板容Ｍ１ａの部分の基板の表面荒さ、
エツチングの過程でのピンホールの存在により、絶縁耐
圧が劣化し、信頼性に問題があった。
本発明は上記のような問題点を解消するためになされた
もので、金属線路形成時に同時に容量を構成できるとと
もに、絶縁耐圧の劣化をも防止できるモノリシックＳ積
回路を得ることを目的とする。
もので、金属線路形成時に同時に容量を構成できるとと
もに、絶縁耐圧の劣化をも防止できるモノリシックＳ積
回路を得ることを目的とする。
本発明に係るモノリシック集積回路は、半絶縁性半導体
基板の一部表面の同一平面上に３端子を有し、そのうち
２端子間に容量性結合をもつように分岐回路を形成し、
これをモノリシック増幅器として用い、上記２端子をそ
れぞれ入力、出力端子とし、第３の端子をゲート接続端
子としたものである。
基板の一部表面の同一平面上に３端子を有し、そのうち
２端子間に容量性結合をもつように分岐回路を形成し、
これをモノリシック増幅器として用い、上記２端子をそ
れぞれ入力、出力端子とし、第３の端子をゲート接続端
子としたものである。
本発明においては、同一平面上に３端子を有し、そのう
ち、２端子間に容量性結合を有する分岐回路をモノリシ
ック増幅器として用いることにより、ストリップ線路と
同時に容量を構成でき、また絶縁耐圧の劣化をも防止で
きる。
ち、２端子間に容量性結合を有する分岐回路をモノリシ
ック増幅器として用いることにより、ストリップ線路と
同時に容量を構成でき、また絶縁耐圧の劣化をも防止で
きる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例を示す金属配線パターン図で
、この等価回路は第２図と同じであり、第１図の添付番
号は各等価回路構成素子と対応する。
、この等価回路は第２図と同じであり、第１図の添付番
号は各等価回路構成素子と対応する。
また、７ｂは入力端子１ｂの金属線路と出力端子６ｂの
金属線路とを隣接させることにより構成したギャップ容
量である。
金属線路とを隣接させることにより構成したギャップ容
量である。
図に示すように、本実施例による半絶縁性半導体基板の
同一平面上に形成された分布型モノリシック増＠器の１
セルの電界効果トランジスタのゲート入力線路は、入力
端子１ｂ、金属線路２ｂ。
同一平面上に形成された分布型モノリシック増＠器の１
セルの電界効果トランジスタのゲート入力線路は、入力
端子１ｂ、金属線路２ｂ。
電界効果トランジスタのゲート側の等測的なゲート・ソ
ース間容量に接続される端子３ｂ、金属線路５ｂ、出力
端子６ｂ、入力端子１ｂと出力端子６ｂの金属線路部分
を隣接させたギャップ７ｂから成り立つ。
ース間容量に接続される端子３ｂ、金属線路５ｂ、出力
端子６ｂ、入力端子１ｂと出力端子６ｂの金属線路部分
を隣接させたギャップ７ｂから成り立つ。
このような線路を高周波の波が伝搬するとき、ギャップ
７ｂは容量として動作し、また、金属線路部分２ｂ、５
ｂはインダクタンスになるため、等価回路は第２図と同
様の橋絡Ｔ形回路となり、各素子値を選ぶことで全帯域
通過回路を構成でき、広帯域な増幅が可能となる。
７ｂは容量として動作し、また、金属線路部分２ｂ、５
ｂはインダクタンスになるため、等価回路は第２図と同
様の橋絡Ｔ形回路となり、各素子値を選ぶことで全帯域
通過回路を構成でき、広帯域な増幅が可能となる。
また、ギャップ容量７ｂは、これにより結合される２端
子１ｂ、６ｂが同一平面上にあり、金属線路形成時と同
一プロセスで形成が可能であるので、形成プロセスの軽
減ができ、また、ピンホールなどによる絶縁耐圧の劣化
も防止でき、回路の信頼性の向上も図れる。
子１ｂ、６ｂが同一平面上にあり、金属線路形成時と同
一プロセスで形成が可能であるので、形成プロセスの軽
減ができ、また、ピンホールなどによる絶縁耐圧の劣化
も防止でき、回路の信頼性の向上も図れる。
なお、上記実施例では金属線路２ｂ、５ｂを円形状に形
成したものを示したが、この形状は楕円状であってもよ
い。
成したものを示したが、この形状は楕円状であってもよ
い。
以上のように、この発明に係るモノリシック集積回路に
よれば、同一平面上に３＃ｉ子を有し、そのうち２端子
間に容量を有する分岐回路を形成し、これをモノリシッ
ク増幅器として用いるように構成したので、形成プロセ
スが軽減され、絶縁耐圧の劣化の防止もでき、信頼性が
向上する。
よれば、同一平面上に３＃ｉ子を有し、そのうち２端子
間に容量を有する分岐回路を形成し、これをモノリシッ
ク増幅器として用いるように構成したので、形成プロセ
スが軽減され、絶縁耐圧の劣化の防止もでき、信頼性が
向上する。
第１図はこの発明の一実施例による分岐回路の全屈配線
パターン図、第２図はこの発明による分岐回路の等価回
路を示す図、第３図は従来の分岐回路の金属配線パター
ン図である。 １ｂは入力端子、２ｂ、５ｂは金属線路によるインダク
タンス、３ｂは電界効果トランジスタのゲート側への接
続端子、６ｂは出力端子、７ｂはギャップ容量。 なお、図中、同一符号は同一、又は相当部分を示す。
パターン図、第２図はこの発明による分岐回路の等価回
路を示す図、第３図は従来の分岐回路の金属配線パター
ン図である。 １ｂは入力端子、２ｂ、５ｂは金属線路によるインダク
タンス、３ｂは電界効果トランジスタのゲート側への接
続端子、６ｂは出力端子、７ｂはギャップ容量。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (2)
- （１）半絶縁性半導体基板の一部表面の同一平面上に形
成された、３端子を有し、そのうち２端子間に容量性結
合をもつ分岐回路を用い、上記２端子をそれぞれ入力、
出力端子とし、第３の端子をゲート接続端子として構成
したモノリシック増幅器を有することを特徴とするモノ
リシック集積回路。 - （２）上記容量性結合はギャップ容量による結合である
ことを特徴とする特許請求の範囲第１項記載のモノリシ
ック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23504886A JPS6388908A (ja) | 1986-10-01 | 1986-10-01 | モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23504886A JPS6388908A (ja) | 1986-10-01 | 1986-10-01 | モノリシツク集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6388908A true JPS6388908A (ja) | 1988-04-20 |
Family
ID=16980313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23504886A Pending JPS6388908A (ja) | 1986-10-01 | 1986-10-01 | モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6388908A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392840B1 (en) * | 1997-12-08 | 2002-05-21 | International Business Machines Corporation | Planarized side by side design of an inductive writer and single metallic magnetoresistive reader |
| EP1503415A2 (en) | 2003-07-26 | 2005-02-02 | Samsung Electronics Co., Ltd. | On-chip Inductors having interconnect and inductor portions providing combined magnetic fields |
-
1986
- 1986-10-01 JP JP23504886A patent/JPS6388908A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6392840B1 (en) * | 1997-12-08 | 2002-05-21 | International Business Machines Corporation | Planarized side by side design of an inductive writer and single metallic magnetoresistive reader |
| EP1503415A2 (en) | 2003-07-26 | 2005-02-02 | Samsung Electronics Co., Ltd. | On-chip Inductors having interconnect and inductor portions providing combined magnetic fields |
| EP1503415A3 (en) * | 2003-07-26 | 2011-04-27 | Samsung Electronics Co., Ltd. | On-chip Inductors having interconnect and inductor portions providing combined magnetic fields |
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