JPS63893A - 半導体スタテイツク型メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、半導体メモリ装置に係り、特に動作の安定化
ならびに高速化に優れた半導体スタテイック型メモリ装
置に関する６ 〔従来の技術〕 従来、半導体スタティックメモリにおいては、メモリセ
ルからの信号の読み出しならびにメモリセルへの情報の
書き込みを行うためのデータ線負荷回路は、少なくとも
１個以上の電界効果トランジスタをデータ線ペアの各々
と電源の間に挿入することにより、負荷回路が携成され
ている。しがしながら、この負荷回路の配置については
、これまでのＳｉ基板とし、電界効果トランジスタを構
成素子とするスタティックメモリ装置の多くの公知例を
見ると、メモリセルからの読み出し信号を増幅するセン
スアンプ、ならびにデータ線ペアを選択する周辺回路と
反対側のセルアレイ端に設けられているのが通例である
。通常メモリセルからの読み出し信号振幅はデータ腺で
の信号遅延を小さくするため数百ｍＶと小さな値に設定
してありこの読み出し信号振幅はメモリセルに流れる読
み出し電流とデータ線ペアに接続された負荷回路のイン
ピーダンスにより決定される。信号振幅ばらつきは、ア
クセス時間ばらつきに大きな影響を与えるため，できる
だけ小さくすることが望ましいが、．メモリセルに流れ
る読み出し電流が各メモリセルによりばらつくこと、選
択されるメモリセルの位置が異なると、センスアップと
メモリセルとの距離すなわちデータ線ペアの配線抵抗も
異なるため必然的に発生することになる。従来のＳｉ基
板を用いたスタティックメモリにおいては，アクセス時
間が数十ナノセカント（ｎｓ）と相対的に遅いため、デ
ータ線負荷素子のインピーダンスを大きくすることがで
き、データ線ベアの配線抵抗の彫りを比較的受けにくい
が、アクセス時間が数ナノセカント（ｎｓ）以下の高速
であるガリウム砒素（Ｇ　ａ　Ａ　Ｓ　）の１，（板を
用いたスタティックメモリにおいては、負荷素子のイン
ピーダンスを小さくする必要があり、これまで問題とな
らなかったデータ線ペアの配線抵抗が、読み出し信号振
幅、しいてはアクセス時間ばらつきを増大させることに
なる．しかしながら、これまでにＧａＡｓを基板とした
スタティックメモリは数多く試作されているが、この問
題は意識されておらず、たとえばア　サブナノセカンド
　ヘムト　１キロビットエスラｌ１　　アイエスエスシ
ーシー′８４ダイジェスト　オブ　テクニカル　ペーパ
ーズ　「ＡＳｕｂｎａｎｏｓｃｃＯｎｄ　ＨＥＭＴ　ｉ
　Ｋ　ｂ　ＳＲＡＭＪＩＳＳ（”．Ｃ　’　８　４　．
Ｄｉｇｅｓｔ　ｏ（　ｔｅｃｈｎｉｃａｌ　ｐａｐｅｒ
ｓ　ＰＰ．　４　８　−　４　９に述べられているよう
に、従来のＳｉを基板としたスタティックメモリと同様
の負荷回路の配置となっている。 次に第２図を用いて従来例の説明を行う。第２図はメモ
リセルアレイの一列を抜き出して示したものであるが、
説明を節即にするためにデータ線負荷素子として抵抗素
子のみを用いた場合を示してある。 第２図において、Ｌｏｏ，Ｌｏ＋はデータ線負荷、Ｍｏ
ｏ，Ｍ＋＋ｏはメモリセル，Ｗｏ，Ｗ−はワード線、ｄ
ｏｏ，　ｄｏｘはデータ線ペアである。また、Ｖｏｎ＋
＋Ｖｎｏｚ＋　Ｖｓｓは電！原、Ｗ　Ｒ　Ｃ　ｏは書き
込み用回路、ＳΔ０はセンスアンプ．　Ｄｔｎｏｖ　Ｉ
）＋ｎｔは書き込みデータ線、ＷＲは書き込み制御信？
Ｔ線、Ｃ　Ｄ　ｏ　，Ｃ　Ｄ　１はコモンデータ線、ａ
Ｙｏはデータ線ペア選択信号線である。以下第２図を用
いて読み出し動作を説明する．今、メモリセルＭ　ｏ　
ｏに情報ＩＩ　Ｏ　ＩＴすなわち電界効果トランジスタ
Ｑ１がオン．ＱｚがオフでノードＭ　Ｎ　１がＶｓｓの
Ｌｏｗレベル、ノードＭ　Ｎ　２がＶｓｓ　＋　０　．
　６　ＶのＩｔ　ｉ　ｇ　ｈ　レベルが保持されている
とする，一方、メモリセルＭ　ｓｏに情報ＩＩ　Ｉ　Ｉ
＋すなわちＱ７がオフ、Ｑ８がオンでノードＭ　Ｎ　３
がＶ　ｓｓ　＋　０　．　６　（７）　｝ｌｉｇｈ　Ｌ
／べ／Ｌ７、ノードＭＮ４がＶ　ｓ　ｓ　（７）Ｌｏｗ
レベルが保持されている状態を考える。最初ワード線Ｗ
ｏがＶ　ｓｓ　＋　０　．　６　Ｖ　，他のワード線は
全てＶｓｓのレベルとなっており、メモリセルＭ　ｏ　
ｏが選択されているとする。このとき、Ｑδはオン状態
となり、Ｑ６はオフ状態を維持するため，読み出し電流
Ｉ　ＲＯＯＯがＶｏｎｔ→Ｌｏｏ→Ｑδ→Ｑ１→Ｖｓｓ
の経路で流れ、負荷抵抗Ｌｏｏの抵抗値をＲｔ．ｏとす
ると、データ線ｄｏｏの電位はＶｏｏｚ　−　Ｒシｏ・
Ｉ　Ｒｏｏｄとなる。一方、この時データＮｊＡｄａｔ
の電位はＶＤＩ）Ｌとなっており、この場合の読み出し
信号は、ｄｏｏとｄｏｘの電位差ＲＬＯ・ＩＲ。ｏｏと
なる。次にワード線Ｗａの電位がＶｓｓに復帰し．ワー
ド線Ｗ，がＶｓｓ＋０．６Ｖ　に，他のワード線は全て
Ｖｓｓのレベルを維持し、メモリセルＭ．。が選択され
た場合を考える．このとき、メモリセルＭ．ｏにおける
Ｑｌ２がオン状態となり、Ｑｌｌがオフ状態を維持する
ため、読み出し電流Ｉ　Ｒ１１０１がＶｎｏｔ−＋Ｌｏ
ｔ→Ｑ１２→Ｑ６→Ｖｓｓの経路で流れ，負荷抵抗Ｌｏ
１の抵抗値をＲｌｔとすると，データ線ｄｏ１の電位は
、ＶＤＤＩ　　ＲＬＩ・ＩＲＩ１。１となる。一方、こ
の時データｌｌｄｏｏの電位はｖＤＤ１　となっており
、この場合の読み出し信号は、ｄｏｏとｄ０１の電位差
ＲＬＩ　・Ｉ　Ｒｍｏ＋　　となる。 このようにメモリセルに記憶されている情報により、デ
ータ線ペアのいずれか一方の電位が下がり、この電位差
をセンスアンプＳＡｏ等で増幅することで、チップ外に
記憶情報に対応した出力が取り出される。上記ワード線
、データ線ペア電位の時間的変化を第３図に示すが、最
初、時刻Ｔｏの時、ワード線ＷｏはＶｓｓ＋　０　．　
６　Ｖ　のレベル、Ｗ．を含め他のワード線は全てＶ　
ｓ　ｓのレベルとなっているため，データ線対ｄｏｏ，
　ｄｏ１に接続されるメモリセルのうちＭ　ｏ　ｏのみ
が選択され、既に述べたようにデータ線対の一方にのみ
読み出し電流が流れ，Ｍｏｏに情報Ｌ１　０　Ｉ＋が記
憶されている場合、第３図に示すように，ｄｏｏとｄｏ
１の間には、ＲＬＯ・ＩＲ。。。の電位差が発生する。 次に時刻Ｔｔでワード線の電位が変化し、Ｍ　ｗ＋　ｏ
が選択状態となるとＭヨ。には“１″′情報が記憶され
ているため，データ線ペアｄｏｏ，　ｄｏｒの電位関係
は逆転し，両者の電位差は、Ｒ　Ｌ　１・Ｉ　Ｒｍｏｓ
となる。なお、通常ＲＬＯとＲＬＩ　＋　　Ｉ　ＲＯＯ
ＯとＩ　Ｒｌ１（＋１は同じ値に設定されるので、１１
　０　Ｉ＋情報読み出し、ｉ＋　１　１１情報読み出し
共、データ線ペアの電位関係が逆になるのみで電位差は
一定の値になるよう設計され゛Ｃいる。また、同一情報
が記憶されたメモリセルを続けて選択した場合は，デー
タ線ペアの電位は変化せず一定値を保つことになる。さ
らに，上記説明では、データ線対を固定し、選択ワード
線のみが変わった場合を考えたが，選択データ線対も同
時に変わった場合についてもデータ線自体の′ｒＪ位変
化は同様に考えることができる。 以上が、読み出し動作に関する説明であるが、害き込み
動作については、第２図における書き込みを行うメモリ
セルが接続されたデータ線対の書き込み回路Ｗ　Ｒ　Ｃ
　ｏがデータ線ペア選択イａ号線ａＹｏにより活性化さ
れ、データインバツファから書き込みデータ線Ｄ　Ｉｏ
　＋　Ｄ　ｔ　ｔを通して書き込み情報が；ガ択された
データ線ペアに伝達され、選択ワード線に接続されてい
るメモリセルのみに情報の書き込みが行なわれる。 しかしながら、半導体基板上に作製される集積回路にお
いては、前記データ線の線幅は高集拮化を行うため数μ
ｍと小さく、一方、その長さは，ｎｒｎオーダーとなっ
ている。このため、配線抵抗を小さくする１１１を目的
にデータ線の構成材科は，低抵抗となるものが選定され
ているが、高集積化、微細化が進むにつれ、配線抵抗の
増大が増々１

【要な課題となりつつある。特に，アクセ
ス時ｔ１１が数ナノセカント以下の高速メモリにおいて
は，読み出し速度を速くするため、読み出し７ａ流を太
きくし、かつ、読み出し信号振幅を小さくする必要があ
り、その結果、データ線負荷素子のインピーダンスを小
さくすることになり、相対的にデータ線での配線抵抗が
より重要な課題となって来る。第４図は，データ線の配
線抵抗とメモリセル、データ線負荷の配置関係を示した
ものである。第４回においてＲ。ａ　−　Ｒ　ｎ　ｍは
，データ線ｄ。。におけるメモリセル１個当たりの配ｖ
；Ａ抵抗であり、Ｒｈｏ〜Ｒ！．は、データ線ｄａｔに
おけるメモリセル１個当たりの配線抵抗、Ｃ　ｎ　ｏ−
Ｃ　ｏ　ｍはデータ線ｄ。０におけるメモリセル１個当
たりの配線容Ｑ．Ｃｔｏ〜Ｃｌｍはデータ線ｄｎ１にお
けるメモリセル１個当たりの配線容はである。第５図は
、選択ワート線が変わった場合の第４図におけるデータ
ＦＡｄ　ｏ　Ｏ　＋ｄｏｉ上のノードＮｏ，Ｎ．の電位
変化を示したものである。ノードＮＯ，Ｎｌの１ま位差
は，センスアンプＳＡｏ，出力バツファ等で増幅れ、最
終的にはチップ外に取り出される。まず最初に、ワード
、線Ｗｏが選択状態を考える（第５図Ａのケース）。 この時、メモリセルＭｏｏに情報″Ｏｎが記憶されてい
るとすると読み出し−２流Ｉ　ＲＯＱＯが、ｖｏｏｔ→
Ｌｏｏ→メモリセルＭｏｏの経路で流れ、データ線ｄｏ
Ｏの電位はＶｎｏｌＲＬＯ　゜Ｉ　ＲＯＯθとなる６次
にワードａＷｏが非ｉ】択、Ｗ．が選択状態となり、ノ
モリセルＭｓｏに情報ＩＩ　Ｉ　Ｉ１が記憶されている
と読み出し電流１ｎｍｎｓがＶＤＤＩ　−＋　Ｌ　ａｓ
→Ｒｔｏ〜■ク１．→メモリセルＭ＠Ｏの経路で流れ、
Ｒ　１　０−Ｒ　ｔ　．の抵抗値をＲとすると、データ
線ｄｏｘの電位は、Ｖｎｏｔ−　（Ｒｂｚ＋ｍＲ）　　
・Ｔ　ｐ，Ｉｏｚとなると共にデータ線ｄｏｏの電位は
ＶＤＤＩに復帰する。（第５図のデータ線読み出し信号
波形の実線で示した部分）このように、選択されるメモ
リセルの記憶情報が変わると、データ線の電位関係が逆
転し，その速度は、データ線の寄生容量Ｃ。ｎ　”　Ｃ
　ｏ　ｍ　，　Ｃ　１０〜Ｃｌｌｌが読み出し電流によ
りＬＯＱ，　ＬＯＩ，　Ｒｏｏ”　ＲＯＩＩＩ　Ｒｔｏ
〜Ｒ１２を通して、充放電される時定数で決定される。 この時のメモリセルＭｍｏの情報読み出し時間は，選択
ワード線が切り換わり始めた点から、データ線ペアｄｏ
ｏ，　ｄｏｒの電位が等しくなるまでと規定することが
でき、と記の場合、第５図におけるＴｓ　となる。一方
、メモリセルＭＯＯに情報１１　１　ｒｒが、メモリセ
ルＭ　ｎ　ｏに情報ＩＩ　Ｏ　Ｉ＋が記憶されている場
合で、ワード線Ｗ．が選択され．Ｗｏを含む他のワード
線が非選択の時（第５図のＢのケース）、Ｒｏｏ−Ｒｏ
ｍの抵抗値をＲとするとデータｍｄｏｏの電位はＶｏｏ
１−（Ｒｔ．ｏ＋ｍＲ）　　・Ｉ　ＲＩＩＯＯ，データ
線ｄｏｌの電位はＶｏｏｔ　となっている．次に選択ワ
ード線がＷ．からＷ。に移行すると、データ線ｄｏｏに
おけるノードＮ．の電位はＶｏｏｚ、データ線ｄａｔに
おけるノードＮ１の電位はＶｏｏｌ　ＲＬＩ・ＩＲＱＩ
Ｏとなる。この場合のメモリセルＭ　ｏＯの情報読み出
し時間は、第５図におけるＴＬ　となり、ＴｓとＴ＋．
の差が，データ線対ｄ０。，ｄｏｔにおける情報読み出
し時間のばらつきになる。 以上述へたことからわかるように、データ線負荷抵抗と
読み出し電流から決定される電圧降下に比べて、データ
線配線抵抗と読み出し電流から発生する’ｎｄＦＥ降下
が無視できない場合、選択されるメモリセルのデータ線
上の置位により読み出し信号振幅が異なり、その結果情
報読み出し信号のばらつきが発生することになる。なお
、第４図，第５図においては、最も情報読み出し時間の
ばらつきが大きくなる場合を示したが、他のメモリセル
が選択された場合の情報読み出し時間は、Ｔ，とＴ　Ｉ
．の間の値となる。 〔発明が解決しようとする問題点〕 以上述べたように、データ線負荷抵抗と読み出し電流か
ら決定される電圧降下に比べて，データ線配線抵抗と読
み出し電流から発生する電圧降下が無視できない場合、
情報読み出し時間のばらつきが増大するわけであるが，
本発明は、このばらつきを低減することを目的とするも
のである。特に，高速メモリセルにおいては，■読み出
し電流を大きくする、■読み出し信号振幅を小さくする
必要があることから、データ線負荷抵抗を小さくするこ
とが必須であり、相対的にデータ線の配線抵抗の影響が
大きくなり，上記問題点が顕著化してくることになる。 〔問題点を解決するための手段〕 本発明は、第１図に示すようにデータ線の負荷素子を，
データ線対を選択するための周辺回路デ一夕線対上の読
み出し信号を増幅する周辺回路ならびにデータ線に書き
込み情報を供給するための周辺回路等の近傍のセルアレ
イ端に配置し、データ線の配線抵抗が、読み出し信号振
幅ばらつきに与える影響を低減しようとしたものである
。 〔作用〕 第１図における構成で示すように本発明では、データ線
負荷がデー線対の選択ならびに読み出し信号を増幅する
ための周辺回路の近傍に配置されているため，データ線
対から上記、選択，増幅回路に供給される信号は、デー
タ線負荷素子のみの電圧降下により決定されることにな
り、データ線配線抵抗による読み出し信号振幅ばらつき
、すなわち情報読み出し時間ばらつきを低減することが
可能となる。 〔発明の実施例〕 第１図は本発明の一実施例を示したもので，データ線負
荷素子Ｌｏｏ，　Ｌｏｔ〜Ｌｎｏ，　Ｌｎｔがメモリセ
ルアレイとセンスアンプＳ　Ａｏ−　Ｓ　Ａｎ，　書き
込み回路Ｗ　Ｒ　Ｃ　ｏ　”　Ｗ　Ｒ　Ｃ　ｌ，の間に
配置されている。 第１図においてＭ　ｏ　ｏ　”’−　Ｍ　ｍ　ｎは（ｍ
＋１）Ｘ（ｎ＋１．）個のメモリセルであり，これをｍ
＋１行ｎ＋１列に規則的にマトリックス状に配列するこ
とにより、メモリセルアレイ１０５が構成されている，
また、Ｗ　ｏ　−　Ｗ．は、それぞれがｎ＋１個のメモ
リセルに接続されている第０行〜第ｍ行のワードｔＱ．
　Ｗｏｏ〜Ｗ　ｏ　ｍはワード線Ｗ。−Ｗ．を駆動する
ワードドライバ、ｄｏｔ＋　ｄｏｏ−ｄｎｏ，　ｄｎｔ
は第０列〜第ｎ列のｍ　＋　１個のメモリセルに接続さ
れたデータ線ペア、Ｌｏｏ，　Ｌｏ１〜Ｌｎｏ，　Ｌｎ
ｔはデータ線ｄｏｔ，ｄｏｏ−ｄ０。，ｄｎｔに接続さ
れたデータ線負荷素子、ＶＤＤＩはそれぞれの負荷素子
に接続された電源、Ｗ　Ｒ　Ｃ　ａ　−　Ｗ　Ｒ　Ｃ　
ｌ１は各データ線対に接続された−ｇき込み回路ＳＡｏ
＝ＳＡｎは各データ線ペアに設けられたセンスアンプ、
○Ｂはコモンデータ線ペアＣＤｏ，ＣＤＩに接続された
出力バツファ、Ｄ　ｏ　ｕ　＋は出力バツファＯＢに接
続された出力端子である。 また，１０２は、書き込み回路を制御しかつ書き込み情
報を供給するためのデータインバツファ、１０３，１０
４は、チップセレクト信号ＣＳ，書？込み制御宿号ＷＥ
を入力とし、書き込み時に書き込み回路ＷＲＣ．読み出
し時に出力バツファＯＢを活性化するためのＲ／Ｗ制御
回路である。 また、第１図において八ア。〜Ａ■はチップ外部から供
給されるワード線選択信号、１００はワード線選択回路
、Ａ　ｖ　ｏ　＝　Ａ　ｙ　ｎはデータ線ペア選択信号
、１０］はデータ線ペア選択回路である。次に、第１図
に示したスタティックメモリの読み出しＥｊ＋作につい
て説明する。スタティックメモリのアドレス入力端子に
加えられた信岩八ヶ○〜Ａ　ｘ　ｍに徒いワードｍＷ　
ｏ　−　Ｗ−のうち１本がワードドライバ（　Ｗ　Ｄ　
ｏ　−　Ｗ　Ｉ）　−　）によってメモリセルを読出し
状態とする電位に設定される。このとき，データ線ｄ　
００，　ｄ　ａｔ〜ｄ　ｎｏｔ　ｄ　ｎｌには読出され
たメモリセルの保持している情報に応じて読み出し信号
が出力される。一方、他のアドレス入力端子に加えられ
た信号Ａ　ｖ　ｏ−Ａ　ｙ　ｎにより、センスアンブＳ
Ａｏ〜ＳＡＩ，のうち１個が選折され、データ線ペアの
信号が、コモンデータ”ＪｊＡ　Ｃ　Ｄ　ｏ　Ｈ　Ｃ　
Ｄ　Ｉに出力される。Ｃ　Ｄｏ．　Ｃ　Ｄ　１に出力さ
れた信号は出力バツファＯＢ増幅され出力端子Ｄｏｕｔ
にはメモリセルの記憶情報により読み出し信号が出力さ
れる。 今，ワード線Ｗ　ｎ　，データ線ペアｄ。１，ｄ０。が
選択されたとすると，メモリセルＭ。０の情報が読み出
されることになる。 第７図は、第１図からメモリセルアレイの一列を抜き出
して示したものである。 以下本発明の実施例の詳細を第７図を用いて説明する。 まず，メモリセルＭｏｏに情報゛１０″が、メモリセノ
レＭａｎに情報“１″が３己ｔＱされているとする。こ
の状ｆフてワード線Ｗ。が選択されているとすると，依
み出し”Ｎ　ｉＪ　ｒ　ｐｏｎｏはＶＤＤＩ→Ｃｏ。→
Ｒｏっ〜Ｒｎｎ→メモリセルＭ　ｏ　ｎの経路で流れ、
データ線ｄ。。におけるノードＮ。のｍ位は、Ｖｎ旧一
ＲＩ，。・ＩＲｏり。データ線ｄ。ｔにおけるノードＮ
１の電位はＶｎｏ＋　どなる。次に選択ワード線がＷ。 からＷ．に移行すると，今度は＋　ｌ’ｌ’２み出し゛
ＩＷ　４Ｆ，　Ｉ　Ｒ　ａ　ｏ１がＶｎｏ＋→Ｌｏｔ→
メモリセルＭａｏの経路で７ｌεれ、データＷｄｏｎに
おけるノードＮ。の電位はＶＤＤｉにデータ腺ｄｏ１に
おけるノードＮ１の電位はＶｏｏｔ−ＲＬｔ・工ＲＩｌ
ｏ１となり、データ線の電位関係が逆転して，情報１１
　０　ＩＴに続いて，情報ＩＩ　Ｉ　Ｉｔが読み出され
たことが検知される。前記したように、ＲＬＯとＲＬＩ
の値は等しく、また、各メモリセルにおける読み出し電
流は、データ線の電位に関係なく一定であり、かつ等し
い値に設定されているため、Ｖｏｏｌ−　ＲＬＯ　６Ｉ
　ＲＯＯＯとＶｏｏｔ−ＲＬ１°ＩＲＩＩＯＩの値は等
しくなり第９図Ｂ（第９図Ａは，従来例の波形）に示す
ように、選択メモリセルが変わっても読み出し信号振幅
にばらつきが発生しないことになる。上記の場合は、読
み出し信号振幅のばらつきが最も発生しやすい状態に相
当しており、メモリセルＭ　ｏＯに続いてメモリセルＭ
．ｏ以外のメモリセルが選択されても読み出し信号にデ
ータ線配線抵抗によるばらつきは発生しない。また、メ
モリセルＭ　ｏ　ｏに″１”情報が、メモリセルＭ　ｍ
　ｏに“０″情報が記憶されており、ワード線Ｗ　ｓ　
ｏが選択されている場合ノードＮ。の電位はＶｎｎＩＲ
ｔ．ｏ・Ｉ　ＲｍＯＯ　Ｊ　ノードＮ１の電位はＶＤＤ
Ｉであり、選択ワ一ド線がＷｏとなるとノードＮｒ）の
電位はＶＤＤＩにノードＮ．の屯位はＶｏｏｔ−ＲＬＩ
・ＩＲｏｏｌに遷移する。この場合もＩ　ＲＩＩＯＯ　
，　　Ｉ　ＲＣＩＯｆはデータ線の電位に関係なく、か
つ各メモリセルで等しく設定してあるため、第８図に示
すように読み出し信号振幅は常に一定に保たれる。この
ようにデータ線負荷素子をデータ線選択回路ならびに書
き込み回路、読み出し信号増幅回路等の近傍に配置する
ことにより、読み出し信号振幅を常に一定に保つことが
でき、その結果読み出し速度のばらつきのない安定した
スタティックメモリの実現が可能となる。 また、第８図には、比較のため、従来例（第８図Ａ）の
読み出し信号波形も示してあるが、読み出し信号増幅回
路の関係から、読み出し信号にばらつきがある場合、そ
の最小信号振幅を前記感度以上に設定する必要があるこ
とから必然的にＴＬはＴＭより大きな値となり、本発明
によれば、安定動作を可能とするだけでなくより高速な
メモリの実現も可能となる。 なお、以上の説明においては、データ線の負荷素子とし
て抵抗素子が用いられている例を挙げたが、負荷素子が
、第６図（ａ）〜（ｂ）に示すように、少くとも１素子
以上のノーマリオンならびにノーマリオフ型電界効果ト
ランジスタから構成された場合であってもよい．さらに
、上記電界効果トランジスタのゲート電極に制御信号，
ならびに一定電位が印加されていてもかまわない。 また、第１図及び第７図に示した実施例では、各データ
線ペアに、センスアンプ、書き込み回路が設けられてい
る方式について述べたが、第９図に示すように、各デー
タ線ペアにはスイッチＳＷｏ〜ＳＷｎを設け、センスア
ンプならびに書き込み回路がコモンデータ線に接続され
た構成であってもよい。さらに，第１０図の構成を多少
変更した構成、すなわち書き込み回路のみが各データ線
ペアに設けられた構成であってもかまわない。 さらに、データ線負荷回路を第１０図に示す回路楕成に
することにより、より高速なスタティックメモリの実現
が可能とすることもできる。この実施例を第１０図によ
り説明する。第１０図において、Ｍｏｏはメモリセルで
、ＷｏはメモリセルＭ　ｏＯを選択するワード線である
。ｄｏｏ，　ｄａｔはメモリセルＭｏｏが接続され、メ
モリセルの情報が伝わるデータ線である。Ｏｘ　は、デ
ータ線を終端すると共にメモリセルから読み出した微小
信号をセンスアンブＳＡｏに伝える本発明によるデータ
線負荷回路である。Ｄａは、ソースがデータｖＡｄｏｏ
あるいはｄｏ１に、ドレインがノードＮ　ｏ　，あるい
はＮ１に接続され，かつゲートに電源端子Ｎ８が接続さ
れたＥ　Ｆ　Ｅ　Ｔ．　Ｑ１３，Ｑ１４と、ノードＮ。 、あるいはＮｌと電源端子ＶＤＤ１との間に接続された
抵抗Ｒｎｏ，　Ｒｎｌにより構成される。ＳＡｏは，デ
ータ１腺ペア選択信号で制御され、データ線負荷回路の
ノートＮ。，Ｎ１に生じた信号を増幅するセンスアンプ
である。 次に、この実施例における読み出し動作を説明する。た
とえば、ワード線Ｗｏがハイレベルで選択されているも
のとする。またメモリセルＭ。０は，情報１１　０　１
＋を保持しており、ノードＭ　Ｎ　１がローレベルで、
ノードＭＮ２がハイレベルであるものとする．また、ノ
ーマリオフ型電界効果トランジスタ（Ｅ　Ｆ　Ｅ　Ｔ）
、Ｑａ，ＱＢのしきい値電圧をＶＴＥＩとし、同様に０
１３１　Ｑ１番（Ｅ　Ｆ　Ｅ　Ｔ）のしきい値電圧をＶ
ＴＥ２とする・Ｒｏｏ，　ＲＤ２のインピーダンスをＲ
とする。電源端子ＶＤＤＩの電圧をＶｏｏ工とし、電源
端子Ｎ３の屯圧をＶ１とする。この時，トランスファＥ
ＦＴ．Ｑｓは、ノードＭ　Ｎ　１がローレベルであるの
で、ゲートとソース間にＶＴＥＩ以上の電圧が加わりオ
ンする。一方、Ｑｅは、ノードＭ　Ｎ　２がハイレベル
であるためカットオフしたままである。したがって、読
み出し電流ＩＲは、Ｎｏｎ→ＲＤＯ→Ｑｔａの経路で、
データ線（ｉｏｏを通じてメモ１ノセルＭｏｏに流れ込
む。この時、読み出し電流の流れているデータ線ｄ。０
の電位Ｖ，。０は、Ｑｌｇが飽和状態で動作するため（
　Ｑ　ｓ　ａは、ＥＦＥＴであり、しきい値電圧ＶＴＩ
Ｅを０．２Ｖ　　とすると，ソース・ドレイン間電圧が
０．３Ｖ程度で飽和するため） となる。ここで、Ｋは、Ｑｌ３の電流供給能力を表わす
Ｋ値である．もう一方のデータ線ｄｏｉの電位Ｖ　ｍ　
Ｏ　１は， Ｖ　．ｏ１＝　Ｖ　ｌ−　ＶＴＥＺ　　　　　　　　　
　・・・（２）となる。さらに、センスアンプの入力端
子であるノードＮｏの電位Ｖ　Ｎ　Ｏは、Ｒｏｏによっ
て７ｔｌＦＥ降下ＡＶ（＝Ｉ＊−Ｒ）が生じＶｏｏｚ−
ＡＶとなる。ノードＮ　１（７）　？ｔｉ位Ｖ　Ｎ　＞
は、ＲｏｔによりＶＤｎまで上昇する．これによって，
センスアンプの入力端子ＮｏとＮ１には、ΔＶだけの信
号振幅差が現われ、この振幅差Δ■をセンスアンプＳＡ
ｏが増幅し読み出し動作が行なわれる．この読み出し動
作において．データ線の信号振幅Δｖ６は（１），　（
２）式よ力、Ｋ値と読み出し電流Ｉ　Ｒによって決まる
。一方、センスアンプの入力信号振幅ΔＶは、前述のよ
うにＲｎｏ，　ＲｏｔのインピーダンスＲと読み出し電
流ＩＲによって決まる。つまり，読み出し′１竃流を一
定とすると、センスアンプＳ　Ａ　ｏの入力信号振幅に
無関係に、データ線の信号振幅ΔＶ，は決まり、ＦＥＴ
，Ｑ１３１　Ｑ１４のサイズを大きくしＱ　ｒ　ｓ　，
　Ｑ　ｔ　４　１１流供給能力を高めることにより、小
さくすることができる。 したがって、本実施例によれば．　Ｑｘ３ｔ　ＱＩ４を
、大きくすることによってセンスアンプの入力信号振幅
を小さくすることなくデータ線の信号振幅を小さくでき
、データ線につく容量Ｃｒ，Ｃｚの充放電時間、すなわ
ちデータ線における遅延時間を短縮することができる。 また、メモリセルからの読み出し信号を増幅するセンス
アンプの回路構成を第１１−図の構成にすることにより
、より高速の増幅」ジＪ作を実現することができる。 以下、第１１図を用いて本実施例を説明する、基本構成
は、第１１図に示すように差動増幅回路に容量素子ＣＦ
１，　ＣＦ２を付加した構成になっている。容量素子Ｃ
ＦＩ．　ＣＦ２の容欲値は、電界効果トランジスタＱ　
１！１１　Ｑ　ＩＦＩのゲートの容埴値と等しく設定さ
れており、負帰遣の影響をほぼ完全に無くすることがで
きる。つまり、ノードＶ　ｏ　ｒとＶ　＋　ｎは互いに
逆相の動作をしており、Ｃｓｏが存在することでこれら
各ノードに負帰還がかかり高速ｌ【リ作の妨げとなって
いるわけであるが、■吸○と同相の信号すなわちノート
Ｖ　Ｏ　Ｚの゛エ位をＣｐｓを通して結合させてやるこ
とにより．Ｃｓａの影響をキャンセルすることができる
ためである。 なお，この効果は，ノードＶＯＺと■Ｉｏについてもｌ
ｃＦ２を付加することで同様に現われる。また、回路が
発振しない範囲で、容量素子Ｃ　Ｆ　ｔ　，　Ｃ　Ｆ　
２の容量値をそれぞれ寄生ゲート容”ｒｔｃｓｏ，　Ｃ
”．ｓ＋の容量値より若干犬きくして正帰還の方を強く
すれば、更に高速に効作させることも可能である。 第１１図はソース′１ｉ！極とゲー１・電極を接続した
ノーマリオン型ＦＥＴを負荷素子として使用したもので
あるが、この他に負荷素子としては、拭抗素子などのよ
うな他の抵抗性素子に置き換えてもよい。また，定電流
源として作用しているＱＩ９のかわりに臂通の抵抗素子
などを使用することも可能である。また、ガリウム砒素
アイシーシンポジウム′８４のテクニカルダイジェスト
１２１〜１２４頁の第３図に記載されているように，ゲ
ート電極に別の制御信号を加えたＦＥＴを定電流源とし
て使用し、必要に応じて回路を動作可能状態にしたり休
止状態にしたりすることもできる。また、第１１図では
電流切り換え用Ｆ　Ｅ　Ｔ　Ｑ　ＩＩＳ＋Ｑ＋ｅがノー
マリオフ型となっているが，本発明はＦＥＴＱＩＡ，Ｑ
Ｉ８がノーマリオン型の場合にも同じように適用するこ
とができる。更に、本発明は電流切り換え用にＳｉのＭ
ＯＳＦＥＴを使用した場合にも同じように適用すること
ができる。 なお、Ｓｉバイボーラトランジスタのエミツタ・カップ
ルド・ロジック（ＥＣＬ）回路で広く用いられているよ
うに、必要に応じて’ｆｆｌ　源Ｖ　ｏｏ　ｓと出力端
■。ｌ，ＶＯ２との間にダイオード等のクランプ素子を
接続できることは言うまでもない。 〔発明の効果〕 本発明によれば、選択メモリセルが変わった場合、デー
タ線負荷素子と選択メモリセル間のデータ線配線抵抗が
変化することに起因する読み出し？号振幅ばらつき、さ
らには情報読み出し時間ばらつきを低減でき，安定動作
でかつ高速動作の可能なスタティックメモリを実現する
ことができる。 さらに、第１０図，第１１図に示すデータ線負荷回路、
マンスアンプを用いれば、より高速のスタティックメモ
リの実現が可能となる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す構成図で本発明によ
るメモリセルアレイ内データ線負荷回路の配置構成図、
第２図は、従来のスタティックメモリの摺成図、第３図
〜第５図は、従来例の動作を説明するための図、第６図
はデータ線負荷回路の構成図，第７図〜第１１図は、本
発明の実施例を詳細に説明するためのもので、本発明で
用いるデータ線負荷回路の詳ａ配置構成図ならびにその
動作説明図である。 Ａ　ｘ　ｎ−Ａ　ｘ　ｍ　”・ワードｖＡｙ４択信号、
Ａｖｏ−！〜Ｙｎ”’テータ線対選択信号、Ｗ　Ｄ　ｏ
〜’ｖＶＤ．・・ワードドライバ、Ｗ　Ｏ　−　Ｗ　．
　＝−ワード線、Ｎ丁ｏｏ−Ｎ１■・・メモリセル、１
０５・・メモリセルアレイ、ｄｏｏ，　ｄｏ＋〜ｄｎｏ
，ｄｎｌ”’データ線対、Ｌｏｏ，　Ｌｏｔ″−Ｌｎｏ
＋Ｌｎｉ・・・データ線負荷、Ｗ　Ｒ　Ｃ　ｏ　−　Ｗ
　Ｒ　Ｃ　１・・・書き込み回Ｍ．ＳＡＯ〜ＳＡ，・・
センスアンプ、ＯＢ・・出カバツファ、１００・・・ワ
ードＫ　Ｌ’ｌ’Ｊ択回路、１０１・・データ線対ｉ１
ｆｆ択回路、］０２・・・データインバツファ、１０３
，１０４・・・Ｒ／Ｗ制御回路．Ｄ＋ｎ・・・書き込み
情報イ１１号、Ｃ　Ｓ−・・チップセレクト｛３号，Ｖ
τ・・・書き込み制御（ａ号。

Claims (1)

1. 【特許請求の範囲】 １、複数個のスタティック型メモリセルがマトリックス
   状に配置されたメモリセルアレイと、該マトリックスの
   一列に相当する複数個のメモリセルが並列に接続された
   複数のデータ線対と、さらにこれに直交して配置され該
   マトリックスの１行に相当する複数個のメモリセルが接
   続された複数の選択線と、これらデータ線対ならびに選
   択線を選択すると共に、書き込み、読み出しデータの入
   出力を制御するための周辺回路を具備した半導体スタテ
   ィックメモリ装置において、各データ線に設けられた負
   荷回路がメモリセルからの読み出し信号を増幅ならびに
   データ線対を選択するための周辺回路の近傍のセルアレ
   イ端に配置されたことを特徴とする半導体スタティック
   型メモリ装置。 ２、上記負荷回路が、少なくとも１素子以上の抵抗素子
   あるいは電界効果トランジスタから構成されたことを特
   徴とする特許請求の範囲第１項に記載の半導体スタティ
   ック型メモリ装置。 ３、上記電界効果トランジスタのゲート電極に制御信号
   ならびに一定電位が印加されていることを特徴とする特
   許請求の範囲第１項に記載の半導体スタティック型メモ
   リ装置。 ４、上記負荷回路を、ソースがデータ線にドレインが抵
   抗手段を介して第１の７を電源に接続されたノーマリオ
   フ型電界効果トランジスタにより構成し、該ノーマリオ
   フ型電界効果トランジスタのゲートが第２の電源に接続
   されたことを特徴とする特許請求の範囲第２項に記載の
   半導体スタティック型メモリ装置。 ５、ソース電極を互いに共通に接続された第１および第
   ２の電界効果トランジスタと、上記共通に接続されたソ
   ース電極に接続された定電流源と、上記第１および第２
   の電界効果トランジスタのそれぞれのドレイン電極に接
   続された第１および第２の負荷素子とを備えた差動増幅
   回路であつて、上記第１の電界効果トランジスタのゲー
   ト電極と上記第２の電界効果トランジスタのドレイン電
   極との間に接続された第１の容量素子と、上記第２の電
   界効果トランジスタのゲート電極と上記第１の電界効果
   トランジスタのドレイン電極との間に接続された第２の
   容量素子とを備え、上記第１の容量素子の容量値は上記
   第１の電界効果トランジスタのゲート電極とドレイン電
   極の間の寄生容量の容量値にほぼ等しく、上記第２の容
   量素子の容量値は上記第２の電界効果トランジスタのゲ
   ート電極とドレイン電極の間の寄生容量の容量値にほぼ
   等しく設定されている差動増幅回路を具備したことを特
   徴とする特許請求の範囲第１項、第２項、第３項又は第
   ４項に記載の半導体スタティック型メモリ装置。